verilog區(qū)分大小寫嗎？Verilog的語(yǔ)法區(qū)分大小寫但是，好的代碼風(fēng)格不應(yīng)該因?yàn)榇笮懚＠鈨煽山ㄗh您先將bzq和TSQ設(shè)置為常量，然后再試一次?？纯茨愕拇a，我認(rèn)為除了設(shè)計(jì)之外還有幾個(gè)問題。1

verilog區(qū)分大小寫嗎？

Verilog的語(yǔ)法區(qū)分大小寫

但是，好的代碼風(fēng)格不應(yīng)該因?yàn)榇笮懚＠鈨煽?/p>

建議您先將bzq和TSQ設(shè)置為常量，然后再試一次。

看看你的代碼，我認(rèn)為除了設(shè)計(jì)之外還有幾個(gè)問題。

1. Verilog不是C語(yǔ)言。在實(shí)現(xiàn)乘法和除法時(shí)，可以合成直寫運(yùn)算符，但邏輯較深，時(shí)序較差。例如：if（CNT=（bzq/TSQ）*duty/100），這種邏輯深度很糟糕。據(jù)估計(jì)，它只能運(yùn)行到幾個(gè)兆赫。你遇到的問題是時(shí)間問題。

2. 第一個(gè)始終塊不是標(biāo)準(zhǔn)的，也不是同步電路。實(shí)現(xiàn)這一點(diǎn)的更好方法是：

always@（postedge BCLK）

begin

if（~start）

begin

start

end

end

3。系統(tǒng)沒有復(fù)位信號(hào)。所有數(shù)字系統(tǒng)都應(yīng)進(jìn)行系統(tǒng)復(fù)位。always塊應(yīng)該使用這樣一個(gè)模板：

always@（posedge MCLK或posedge mrst）

begin

if（mrst）

begin

reg1

end

else

begin

if（…）

begin

reg1

end

else

begin

reg1 end

end

4。信號(hào)或寄存器名稱不能區(qū)分大小寫。盡管Verilog對(duì)case很敏感，但沒有一家公司允許case的混合使用。一般來(lái)說，要求大小寫統(tǒng)一，更不用說同一個(gè)名字，只看大小寫。例如，可以將start改為start in.

基于FPGA的方波占空比調(diào)節(jié)？

因?yàn)樽髡咦约嚎赡懿幌矚g駝峰命名。

有些事情已經(jīng)形成了廣泛的行業(yè)習(xí)慣。類命名使用大駝峰，方法和變量命名使用小駝峰，常量全部大寫，并使用下劃線分割單詞。

但是，整個(gè)團(tuán)隊(duì)必須保持統(tǒng)一的風(fēng)格，否則會(huì)導(dǎo)致工作效率低下。

想象一下，如果有人用一個(gè)大駝峰來(lái)命名一個(gè)變量或方法，其他人可能會(huì)錯(cuò)誤地認(rèn)為它是一個(gè)直接從類中調(diào)用的靜態(tài)方法；

或者當(dāng)你看到一個(gè)常量全部大寫并用下劃線分隔時(shí)，你會(huì)認(rèn)為它是一個(gè)有習(xí)慣性思維的常量，但事實(shí)上你的同事把它定義為一個(gè)變量，他并沒有遵守大家的約定如果你調(diào)用它，它的值可能會(huì)隨時(shí)改變，給你帶來(lái)不必要的麻煩。

如果不幸的是，你的團(tuán)隊(duì)習(xí)慣的準(zhǔn)則與你自己的習(xí)慣相矛盾，要么你有足夠的能力改變所有其他人的習(xí)慣，要么你可以快速改變你的習(xí)慣以適應(yīng)團(tuán)隊(duì)。否則，等待你的可能是一句“你這么蠢，竟然做出這樣的命名？”