怎樣理解Verilog中的assign？直接用法是強(qiáng)制/連續(xù)地將導(dǎo)線或Reg的值分配給另一種導(dǎo)線類型（不能分配Reg類型）。在物理層面上，它是用一條線連接賦值等號(hào)的左右兩側(cè)。Assign還可以用作別名

怎樣理解Verilog中的assign？

直接用法是強(qiáng)制/連續(xù)地將導(dǎo)線或Reg的值分配給另一種導(dǎo)線類型（不能分配Reg類型）。在物理層面上，它是用一條線連接賦值等號(hào)的左右兩側(cè)。Assign還可以用作別名來聲明變量，這意味著這兩個(gè)變量是等價(jià)的，但它們的名稱不同

1。Reg用于always塊。如果用在時(shí)態(tài)邏輯中，就不能用組合邏輯來定義。2Always@（postedge CLK&A）通常不會(huì)這樣寫。Always@（這里需要編寫條件，循環(huán)執(zhí)行語句的條件）。例如，如果要在CLK的上升沿執(zhí)行賦值語句，請(qǐng)?zhí)顚憄osedge CLK。如果要在一次更改時(shí)在always塊中執(zhí)行一次語句，則只能在方括號(hào)中寫入。它表明執(zhí)行條件是A的變化，A不能同時(shí)是輸出和執(zhí)行語句條件。如果是這樣的話，您可以編寫它，就像（a）在always塊中開始，然后是end to loop語句。如果a為0，它將自動(dòng)跳出