verilog雙端口讀寫德ram怎么寫？Verilog只能制作一個雙端口讀寫RAM模型，可以用于仿真，但不能用于綜合。否則，使用寄存器構(gòu)建ram的區(qū)域太大。如果你真的想用ram，在合成過程中，您仍然需

verilog雙端口讀寫德ram怎么寫？

Verilog只能制作一個雙端口讀寫RAM模型，可以用于仿真，但不能用于綜合。否則，使用寄存器構(gòu)建ram的區(qū)域太大。如果你真的想用ram，在合成過程中，您仍然需要調(diào)整雙端口RAM的庫。端口RAM（

input clk，

input[7:0]wr琰addr，

input[15:0]wr琰data，

input wr琰en，

input[7:0]rd琰addr，

output reg[15:0]rd琰data

reg[15:0]memory[256

]always@（posedge clk）

if（wr琰en）

memory[wr琰addr]

始終@（posedge clk）

數(shù)據(jù)

結(jié)束模塊