怎樣才能使用ChipScope加入被優(yōu)化掉的信號(hào)？首先，更改優(yōu)化選項(xiàng)設(shè)置。一些引腳信號(hào)已添加到chipscope，但它們未顯示在列表中。原因是集成部分設(shè)置不正確。XST屬性應(yīng)該設(shè)置如下：keep hi

怎樣才能使用ChipScope加入被優(yōu)化掉的信號(hào)？

首先，更改優(yōu)化選項(xiàng)設(shè)置。一些引腳信號(hào)已添加到chipscope，但它們未顯示在列表中。原因是集成部分設(shè)置不正確。XST屬性應(yīng)該設(shè)置如下：keep hierarchy的Yes。第二種方法：用RTL代碼做一些聲明。對(duì)于ise12.3之后的導(dǎo)線型號(hào)和版本，XST合成可以使用（*keep=“true”*）導(dǎo)線[15:0]ad Reg，您可以在搜索信號(hào)中找到導(dǎo)線類(lèi)型ad觀察到的信號(hào)。第三種方法：做一些不會(huì)優(yōu)化的冗余邏輯，這樣你想要查看的信號(hào)就不會(huì)得到優(yōu)化。如果上述兩種方法對(duì)于某些信號(hào)不可用，則通常會(huì)添加一些冗余邏輯。給要觀察的信號(hào)加上一個(gè)節(jié)拍，然后把它連接到引腳上。此時(shí)，信號(hào)將不會(huì)得到優(yōu)化。在FPGA設(shè)計(jì)中，總是有一些空閑引腳或調(diào)試引腳。冗余邏輯輸出可以連接到這些引腳。

chipscope怎么用信號(hào)的下降沿觸發(fā)？

在上述操作中會(huì)出現(xiàn)亞穩(wěn)態(tài)問(wèn)題，并且上升沿信號(hào)POS是獲得的信號(hào)，下降沿信號(hào)neg是獲得的信號(hào)。原始采樣時(shí)鐘CLK無(wú)法對(duì)信號(hào)進(jìn)行采樣。正確的方法是用采樣時(shí)鐘對(duì)原始信號(hào)進(jìn)行兩次延遲（拍兩次），得到與采樣時(shí)鐘同時(shí)在時(shí)鐘域的信號(hào)delay2，然后按上述方法得到上升沿和下降沿信號(hào)。此時(shí)，所獲得的上升沿或下降沿可以由原始采樣時(shí)鐘進(jìn)行采樣。