modelsim教程中講的仿真激勵文件，具體指的是？該怎么做？設(shè)計有輸入和輸出端口，如芯片。當(dāng)然，你的設(shè)計最終也可以做成芯片。只有當(dāng)輸入信號給正確的一個，你才能得到你想要的輸出。模擬激勵文件是用來提供

modelsim教程中講的仿真激勵文件，具體指的是？該怎么做？

設(shè)計有輸入和輸出端口，如芯片。當(dāng)然，你的設(shè)計最終也可以做成芯片。只有當(dāng)輸入信號給正確的一個，你才能得到你想要的輸出。模擬激勵文件是用來提供信號給你的輸入端口（例如，你設(shè)計了一個加法器y=a）b。那么a，b是你的輸入信號，如何驗證你的設(shè)計是正確的？給出一個激勵文件：a=1，B=3，此時，看y是否等于4，如果是的話，證明你的設(shè)計是正確的。）這個給出輸入信號具體值的文件就是激勵文件，激勵文件可以無條件集成，所以寫起來非常方便！羅嗦了很多，希望能對你有所幫助

如何在ISE環(huán)境中使用ModelSim仿真？

生成ISE仿真庫文件，開始-所有程序-Xilinx ISE Design suits->ise desin tools->tools->simulation library編譯向?qū)?，選擇所需版本，選擇Modelsim se，選擇語言，支持的FPGA芯片，庫類型等，點(diǎn)擊生成，此過程可能需要10分鐘以上。生成庫之后，此時您將在ISE安裝目錄中看到一個庫模型sim.ini在ISE的安裝目錄中模型sim.ini打開它并將陰影的內(nèi)容復(fù)制到模型sim.ini注意：您需要更改此文件的屬性-刪除只讀屬性，具體請參見以下頁面第1頁。打開ISE Project Navigator2.Edit-“彈出窗口中的首選項以在XC6VLX240T上設(shè)置圖表右鍵單擊-”此時可以在ISE中調(diào)用emulator selection Modelsim SE Verilog進(jìn)行模擬。

怎么在modelsim中生成和使用rom？

這是一個復(fù)雜的過程。首先，正確：ROM是用FPGA芯片生成的，對應(yīng)廠家的綜合環(huán)境。Altera在quartus或maxplus中使用megawizard Xilinx，在ISE中使用core generator。在ROM生成之后，需要分配初始值。這是ROM中的查找表值。這些步驟是不夠的。因為生成的是一個黑盒文件。Modelsim只能在相應(yīng)開發(fā)人員的IP編譯器庫的幫助下完成仿真。如果你真的很急的話。不一定要用RAM。您可以編寫另一個模塊：使用case為您的階段值創(chuàng)建一個語句：例如：case（P）ucnt）8“h00:duout