systemc是一種系統(tǒng)級的建模語言？Verilog不僅是對C語言的補充，也是一種高效的生產(chǎn)過程。SystemVerilog/SystemC的集成使軟件團隊在配合高效的硬件設計和驗證過程時能夠使用自己

systemc是一種系統(tǒng)級的建模語言？

Verilog不僅是對C語言的補充，也是一種高效的生產(chǎn)過程。SystemVerilog/SystemC的集成使軟件團隊在配合高效的硬件設計和驗證過程時能夠使用自己的編程語言，從而可以在適當?shù)纳a(chǎn)級別上執(zhí)行整個方法。工具和IP供應商支持系統(tǒng)Verilog。IP提供商已經(jīng)意識到統(tǒng)一的好處，特別是在驗證領域。語言的統(tǒng)一使它們不必考慮當前支持多種語言的需求。Accelera推出了SystemVerilog3.0，并計劃在2003年年中推出3.1版。憑借落后于標準的能力水平和解決重大設計問題的潛力，這款產(chǎn)品肯定會在業(yè)界獲得成功。