VIVADO的XDC怎么實現(xiàn)LOC約束？延遲。其中，只有那些從FPGA引腳進入和/或輸出而不經(jīng)過任何時序元件的純組合邏輯路徑可以使用set max delay/set min delay約束，其余的I

VIVADO的XDC怎么實現(xiàn)LOC約束？

延遲。其中，只有那些從FPGA引腳進入和/或輸出而不經(jīng)過任何時序元件的純組合邏輯路徑可以使用set max delay/set min delay約束，其余的I/O時序路徑必須是set input delay/set output delay。如果FPGA I/O沒有限制，vivado將默認時間要求是無限的。不僅在綜合和實現(xiàn)中不考慮I/O時序，而且在時序分析中也不報告這些無約束路徑。本文的以下部分將重點介紹

Tools> create and package IP以打開IP創(chuàng)建和打包向?qū)?。進入第一個界面，如圖2所示。單擊〖下一步〗按鈕，進入操作類型選擇界面