ise中是不是必須添加約束文件才能查看電路的頻率？VIVADO的XDC怎么實(shí)現(xiàn)LOC約束？延遲。其中，只有那些從FPGA引腳進(jìn)入和/或輸出的純組合邏輯路徑不經(jīng)過(guò)任何順序元素，才可以使用set max延

ise中是不是必須添加約束文件才能查看電路的頻率？

VIVADO的XDC怎么實(shí)現(xiàn)LOC約束？

延遲。其中，只有那些從FPGA引腳進(jìn)入和/或輸出的純組合邏輯路徑不經(jīng)過(guò)任何順序元素，才可以使用set max延遲/set min延遲約束，其余的I/O必須設(shè)置定時(shí)路徑輸入延遲/設(shè)置輸出延遲。如果FPGA I/O沒(méi)有限制，vivado將默認(rèn)時(shí)間要求是無(wú)限的。不僅在綜合和實(shí)現(xiàn)中不考慮I/O時(shí)序，而且在時(shí)序分析中也不報(bào)告這些無(wú)約束路徑。本文接下來(lái)的幾章將重點(diǎn)介紹

首先，比較外部芯片的電氣特性，確定電平連接方式，并且FPGA的引腳約束能夠滿(mǎn)足外部芯片的電氣要求。其次，F(xiàn)PGA設(shè)計(jì)滿(mǎn)足外部器件的時(shí)序要求，包括兩部分，一部分是功能實(shí)現(xiàn)，另一部分是時(shí)序約束?；竟δ芸梢酝ㄟ^(guò)編寫(xiě)代碼和檢查外部芯片的時(shí)序要求來(lái)實(shí)現(xiàn)，以滿(mǎn)足設(shè)置/保持的要求。對(duì)于SPI時(shí)序，CLK、Di和do的時(shí)序要求非常簡(jiǎn)單，很容易滿(mǎn)足（如果實(shí)現(xiàn)不了，就看時(shí)序圖設(shè)計(jì)電路，或者在網(wǎng)上下載一個(gè)成熟的電路看清楚）。定時(shí)約束是通過(guò)編寫(xiě)SDC和其他文件來(lái)實(shí)現(xiàn)的。你只需要周期約束來(lái)滿(mǎn)足它。在設(shè)計(jì)過(guò)程中確定是否需要偏置和MITI循環(huán)等約束條件。最后，其他要求，如抖動(dòng)，需要依賴(lài)于FPGA器件的性能。這不需要設(shè)計(jì)，只需看看FPGA數(shù)據(jù)表。