FPGA接口標準？通用IO接口標準Xilinx FPGA提供并支持高性能、可配置和多樣化的接口標準。主要可配置屬性有片內端接(輸入/輸出內置片內端接電阻)、輸出強度(輸出驅動器的電流驅動能力)、壓擺率

FPGA接口標準？

通用IO接口標準

Xilinx FPGA提供并支持高性能、可配置和多樣化的接口標準。主要可配置屬性有片內端接(輸入/輸出內置片內端接電阻)、輸出強度(輸出驅動器的電流驅動能力)、壓擺率(電壓壓擺率)等。

常見的IO接口可分為單端IO接口和差分IO接口。

com-jtag是什么接口？

JTAG(Joint Test Action Group)是一種國際標準測試協(xié)議(兼容IEEE 1149.1)，主要用于芯片的內部測試。目前，大多數先進的設備都支持JTAG協(xié)議，如DSP和FPGA設備。標準的JTAG接口是4根線:TMS、TCK、TDI和TDO，分別是模式選擇、時鐘、數據輸入和數據輸出線。

用FPGA來作為CAN總線主控制器可不可行？

用FPGA作為CAN總線的主控制器是可行的。具體實現方法一是FPGA CAN2.0協(xié)議的硬件組合，二是使用FPGA CAN2.0協(xié)議的IP核CAN物理層，掛載在FPGA內部軟核上。接下來我主要介紹FPGA的zynq系列7010，自帶CAN2.0協(xié)議接口。

圖1 CAN總線控制器IP

一、第一步:創(chuàng)建項目system_can_top，點擊左側創(chuàng)建塊設計，創(chuàng)建系統(tǒng)can總線系統(tǒng)模塊。

第二步:點擊添加IP添加搜索zynq，將zynq添加到系統(tǒng)中。

Zynq系統(tǒng)如下:

第三步:配置zynq系統(tǒng)外設，CAN總線，將CAN時鐘配置為1Mhz。

CAN總線設置時鐘1Mhz:

第四步:配置其他zynq外設，如DDR3和UART。

第五步:配置完成后，點擊運行自動布線，驗證并保存。

第六步:生成系統(tǒng)。

步驟7:右鍵單擊Create HDL Wrapper創(chuàng)建系統(tǒng)頂層文件。

第八步:生成頂層文件后，導出塊設計，無需綜合布線，生成比特流文件。

步驟9:啟動SDK。

步驟10:創(chuàng)建系統(tǒng)can總線的測試項目。

步驟11:創(chuàng)建一個新的測試文件main.c

步驟12:添加CAN總線自檢測試程序。

第十三步:調試，即在zynq7010平臺下進行調試和仿真。

本文就在這里介紹到這里，把硬件驗證部分留給有興趣的朋友或者有這類硬件平臺的開發(fā)者。