如何在QuartusII中建立一個(gè)圖形設(shè)計(jì)文件？1.創(chuàng)建設(shè)計(jì)文件后，選擇文件，然后選擇新建?！緌uartus】原理圖輸入設(shè)計(jì)詳解攻略？在這里，默認(rèn)情況下，您已經(jīng)構(gòu)建了一個(gè)新項(xiàng)目。點(diǎn)擊[File]菜單下

如何在QuartusII中建立一個(gè)圖形設(shè)計(jì)文件？

1.創(chuàng)建設(shè)計(jì)文件后，選擇文件，然后選擇新建。

【quartus】原理圖輸入設(shè)計(jì)詳解攻略？

在這里，默認(rèn)情況下，您已經(jīng)構(gòu)建了一個(gè)新項(xiàng)目。點(diǎn)擊[File]菜單下的[New],打開(kāi)用戶設(shè)計(jì)和建立向?qū)?，在[New]中選擇[Design files]-[Block diagram/原理圖文件]進(jìn)行原理圖文件輸入。

建立原理圖設(shè)計(jì)文件

調(diào)用參數(shù)化組件，在繪圖區(qū)雙擊鼠標(biāo)左鍵，彈出添加符號(hào)組件的窗口。

調(diào)用輸入端口 "輸入和輸出和邏輯器件 "74138和分別是。

繪圖控制操作，使用縮放工具按鈕后，請(qǐng)切換回按鈕(選擇和畫線工具)來(lái)編輯繪圖。

從符號(hào)庫(kù)中調(diào)出需要的輸入輸出端口，整齊排列。

完成畫線連接操作(鼠標(biāo)放在端點(diǎn)時(shí)，會(huì)自動(dòng)捕捉，按下左鍵拖動(dòng)到目標(biāo)，松開(kāi)后完成一次畫線操作)。

鼠標(biāo)左鍵雙擊端口名稱，如電路74138的Y7N端子所示，直接輸入自定義名稱。74138邏輯測(cè)試電路原理圖設(shè)計(jì)！

在下拉菜單[處理]中選擇[開(kāi)始編譯],開(kāi)始整個(gè)編譯。

編寫全過(guò)程分析報(bào)告；

選擇處理/開(kāi)始編譯，自動(dòng)完成分析、調(diào)試、綜合、改編、匯編、時(shí)序分析的全過(guò)程。

在編譯期間，錯(cuò)誤消息由下面的信息欄(紅色字體)指示。雙擊此信息以定位錯(cuò)誤，糾正錯(cuò)誤并在此編譯，直到所有錯(cuò)誤都被消除。

編譯成功后，會(huì)彈出編譯報(bào)告，顯示相關(guān)編譯信息。

QuartusII的編譯器由一系列處理模塊組成；這些模塊負(fù)責(zé)錯(cuò)誤檢測(cè)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯和配置以及設(shè)計(jì)項(xiàng)目的時(shí)序分析；

在此過(guò)程中，設(shè)計(jì)項(xiàng)目適應(yīng)FPGA/CPLD目標(biāo)器件，同時(shí)生成多用途輸出文件，如功能和時(shí)序信息文件、器件編程目標(biāo)文件等。

編譯器首先檢查出工程設(shè)計(jì)文件中可能存在的錯(cuò)誤信息，供設(shè)計(jì)者排除，然后生成用結(jié)構(gòu)化網(wǎng)表文件表示的電路原理圖文件；

工程編制完成后，可以通過(guò)時(shí)序仿真分析設(shè)計(jì)結(jié)果是否滿足設(shè)計(jì)要求；創(chuàng)建波形向量文件

添加一個(gè)固定節(jié)點(diǎn)，然后選擇菜單視圖-實(shí)用程序窗口-節(jié)點(diǎn)查找器。

選擇 "引腳:未分配 "在“過(guò)濾器”下，然后單擊 "列表和列出引腳端口。

在找到的節(jié)點(diǎn)下的列表中選擇列出的端口，并將其拖放到波形文件的引腳編輯區(qū)域。

設(shè)置模擬時(shí)間長(zhǎng)度，并選擇菜單[編輯]-【結(jié)束時(shí)間】命令，默認(rèn)為1us，這里設(shè)置為100us。

設(shè)置模擬時(shí)間段，并選擇菜單[Edit]-[Grid size …]命令。默認(rèn)值為10ns。由于競(jìng)爭(zhēng)冒險(xiǎn)的存在，仿真時(shí)信號(hào)波形和大量毛刺混在一起，影響了仿真結(jié)果。因此，這里設(shè)置為500ns。

編輯輸入端口信號(hào)，并使用窗口縮放(左鍵縮放，右鍵縮放)將波形縮放到適當(dāng)?shù)某潭取?/p>

啟動(dòng)時(shí)序模擬，并從下拉菜單[處理]中選擇[啟動(dòng)模擬]。分析波形可見(jiàn)，與74LS138函數(shù)真值表一致，結(jié)果正確。