管腳分配的目的和步驟？quartus2中引腳有幾個(gè)屬性：Reserved，Group，I/OBank,Vref Group,I/Ostandard(3.3-VLVTTL(default))第一是IOs

管腳分配的目的和步驟？

quartus2中引腳有幾個(gè)屬性：Reserved，Group，I/OBank,Vref Group,I/Ostandard(3.3-VLVTTL(default))

第一是IOstandard：這個(gè)是主要用于允許按完全不同的電平標(biāo)準(zhǔn)。FPGAIO口的電壓由IObank上的VCC化入。一個(gè)bank上引入3.3VTTL電平，那就此時(shí)整個(gè)bank上輸出3.3V的TTL電平。設(shè)置這個(gè)第一是就是為了和currentstrength互相算出功率。第三個(gè)是作用于在IO口上程序加載對(duì)的的上拉/下拉電阻。如果你可以設(shè)置能夠完成，Quartus會(huì)通過(guò)你的電平標(biāo)準(zhǔn)手動(dòng)布線施工。

第二是IOBank：你在quartuspinplanner的iconview下右鍵然后再再點(diǎn)擊showIObanks，這時(shí)候變會(huì)注意到FPGA的管腳被幾種顏色劃分開(kāi)了。一種顏色下的IO口屬於一組bank。你在吧管腳的location加以約束結(jié)束以后。IOBank會(huì)自動(dòng)填充完畢的。

第三是Group：Group是你所輸出的信號(hào)的名字啦。比如你有一組信號(hào)叫cnt。你對(duì)cnt的某一根賦值，這樣的話。。這里的Group會(huì)自動(dòng)填充為cnt。

第四是Reserved：這個(gè)是對(duì)管腳內(nèi)部的IO邏輯并且約束的，你在下面看的到一些值。詳細(xì)介紹幾個(gè)吧。bidrectional：雙向，tri-state:三態(tài)等等。這個(gè)約束的是FPGA在IO端的輸入輸出區(qū)域的邏輯。例如你你選tri-state。那你而現(xiàn)在，在你IO口前部的IO區(qū)，quartus會(huì)不自動(dòng)給你生成沉淀一個(gè)三態(tài)門。

第五個(gè)是VrefGroup：這個(gè)Group是bank內(nèi)部的可以細(xì)分區(qū)域，是因?yàn)橐粋€(gè)bank很有可能近三百60個(gè)腳。為了飛速定位，你可以用來(lái)這個(gè)vrefgroup來(lái)找不到某個(gè)管腳。（這個(gè)是非直接修改屬性）根本無(wú)法修改。

你的理解是正確的，另外，直接跨越IObank的信號(hào)沒(méi)有問(wèn)題。僅僅盡量跨bank的電平如何確定不對(duì)即可解決。相對(duì)于跨IObank的延遲大對(duì)于FPGA而言沒(méi)有多少延遲高。

vccio是什么電壓？調(diào)整它有什么用？

VCCIO是內(nèi)存控制器電壓。

FPGA的引腳：

FPGA引腳分為兩類：清潔液引腳和用戶自定義引腳。

用戶引腳：用戶可以幾乎自設(shè)計(jì)定制用戶IO。IO單元通過(guò)VCCIO(IO加電引腳)引腳來(lái)上電。

注：1.FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上及時(shí)發(fā)展起來(lái)的產(chǎn)物。它是另外膠集成電路（ASIC）領(lǐng)域中的一種半定制電路而又出現(xiàn)的，既解決了訂制電路的不足，又心理暗示法了原有可編程器件門電路數(shù)不大的缺點(diǎn)。

2.引腳，又叫管腳，英文叫Pin。就是從集成電路（芯片）內(nèi)部電路引出與外圍電路的接線，所有的引腳就可以形成了這塊芯片的接口。引線末端的一段，通過(guò)軟釬焊使這一段與印制板上的焊盤共同形成焊點(diǎn)。引腳可再劃分為腳跟（bottom）、腳趾（toe）、腳側(cè)（side）等部分。