總結(jié)數(shù)字電路設(shè)計的一般方法？我依附西北工業(yè)大學(xué)計算機(jī)學(xué)院微電子學(xué)研究所，現(xiàn)在是微電子學(xué)研究所的研一學(xué)生，專業(yè)方向是數(shù)字集成電路設(shè)計。在研一上學(xué)期，進(jìn)一步手中掌握了數(shù)字集成電路后端綜合類設(shè)計方法，本篇學(xué)

總結(jié)數(shù)字電路設(shè)計的一般方法？

我依附西北工業(yè)大學(xué)計算機(jī)學(xué)院微電子學(xué)研究所，現(xiàn)在是微電子學(xué)研究所的研一學(xué)生，專業(yè)方向是數(shù)字集成電路設(shè)計。在研一上學(xué)期，進(jìn)一步手中掌握了數(shù)字集成電路后端綜合類設(shè)計方法，本篇學(xué)術(shù)素養(yǎng)課程報告比較多再討論在基于后端流程時的方法、經(jīng)驗、這些相關(guān)的感悟。

根據(jù)我的觀察，軟件工程師的需求量和硬件工程師的需求量是10:1，也就是說硬件工程師需求量遠(yuǎn)大于軟件工程師，硬件工程師中又可分模擬和數(shù)字兩大類，設(shè)計模擬集成電路設(shè)計主要除了ADC、DAC、PLL等，數(shù)字集成電路設(shè)計則更比較擅長于基于某種特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

實際上，發(fā)展起來到現(xiàn)階段，數(shù)字集成電路的設(shè)計方法早在EDA工具的幫助之下相當(dāng)不同于軟件開發(fā)了，是是的數(shù)字集成電路開發(fā)就像為以下步驟：

1、參照需求，自頂向下設(shè)計電路模塊，比較明確該數(shù)字系統(tǒng)要基于什么功能，再具體看細(xì)分到各個功能模塊。此時的設(shè)計圖形式一般為模塊框圖，建議使用visio或其他繪圖軟件實現(xiàn)方法。這個環(huán)節(jié)相對于游兵散勇，但非常，而且參照產(chǎn)品需求電腦設(shè)計大的模塊和指標(biāo)時，需要要結(jié)合實際情況，否則到后期會奇遇無限次返工甚至于根本無法達(dá)到提前預(yù)定指標(biāo)。好象由德高望眾，比較有經(jīng)驗的工程師參與總體設(shè)計。

2、定義好各個模塊之后，接下來應(yīng)該是詳細(xì)實現(xiàn)方法各個模塊的功能。畢竟硬件描述語言的存在，我們可以很輕而易舉的通過硬件描述語言來“寫”出模塊的利用方法，在本次實驗中，我建議使用的是VerilogHDL。具體詳細(xì)代碼的復(fù)雜程度和模塊的復(fù)雜程度或者，我在這一次實驗中按結(jié)構(gòu)的是“八位格雷碼計數(shù)器”電路設(shè)計。

3、能夠完成“八位格雷碼計數(shù)器”的Verilog代碼后，不需要對該設(shè)計進(jìn)行“前仿真”。所謂前仿真，比較多是就是為了修改密保代碼是否需要具體描述真確，如何確定能夠利用了所具體規(guī)劃的功能。象不使用modelsim軟件并且仿真模型，仿真模型成功進(jìn)入下一階段，不最終則要直接返回修改代碼。

4、前仿真成功了后，巳經(jīng)有了功能錯誤的的Verilog設(shè)計代碼，此時是可以將代碼上網(wǎng)下載到FPGA板上參與驗證驗證（Quartus，JTAG），驗證最終則其他證明此設(shè)計正確的無誤。是對某些集成度要求不高且時間非常緊張的數(shù)字電路設(shè)計項目，也可以就不使用FPGA來實現(xiàn)程序芯片功能。很顯然，F(xiàn)PGA這種通用器件是不能不能不滿足高獨立顯卡、極低功耗、專用性高ASIC設(shè)計需求的，不能主要是用于相對簡單和粗獷的設(shè)計。

5、接下來的事情直接進(jìn)入后端流程。過了一會兒不需要專用的服務(wù)器和價格高昂的EDA工具支持。這也是為啥硬件的設(shè)計初學(xué)者可能比較難的原因之一，假如一個也沒外界過軟件編程的有志青年立志做軟件工程，象一臺電腦，一本書就夠啦，至少再買個正版編譯器（VS，Eclipse，DW等），但再做硬件電路設(shè)計，一臺電腦一本書至少畫畫PCB。再做最核心的部分，要在用功能強(qiáng)大的服務(wù)器和價格普通的東西的EDA工具，是因為特殊的PC電腦沉重的負(fù)擔(dān)不起“后端看專業(yè)”的工作需求。并且大量linux下的復(fù)雜操作也會使人望而止步。

6、準(zhǔn)備好好后端平臺后，就是可以將“八位格雷碼計數(shù)器”扔到平臺里，過了一會兒馬上必須考慮的問題是使用什么元件庫這些什么工藝？因為同時一個與非門，相同元件庫有差別利用細(xì)節(jié)，MOS管細(xì)節(jié)可能都大相庭徑，另外還得決定工藝，這些工藝的文件不知從何而來于具體廠家（TSMC，CSMS等），這也個人難以做后端的原因之一——而且你全都不可能以自己的名義向臺積電商量商量工藝庫文件，雖說作為一個涉世未深，無錢無術(shù)的初學(xué)者，你是根本無法自信積極的和人數(shù)上萬、資金上億的工藝廠簽訂合同的。經(jīng)經(jīng)過挑選篩選后（更多情況下是沒得選），考慮你想建議使用的工藝。在本次實驗中，我在用的是實驗室學(xué)長改良過的元件庫，在內(nèi)TSMC0.18um工藝，EDA工具為Cadence IC 614。 7、當(dāng)經(jīng)過一系列配置之后，“八位格雷碼計數(shù)器”巳經(jīng)藍(lán)月帝國了個龐大的工程文件，我個人建議區(qū)分TCL腳本文件并且配置。接著就也可以接受RTL級綜合考。所謂RTL級看專業(yè)，實際上是指將Verilog代碼“改寫本”為綜合工具（我可以使用的是Encounter）所能能識別的Verilog代碼。通俗點的講，這個不同于將“文言文”翻譯為“白話文”，也類似C語言中的“編譯”，將要初級語言翻譯為匯編代碼。不過，理論上可以不真接寫一段RTL級代碼，但這就和再寫匯編語言一樣的，復(fù)雜程度非同一般。

8、RTL級綜合類能完成后，下一步將RTL Verilog導(dǎo)入Encounter并且唯一的后端綜合考。導(dǎo)入RTL代碼后，還必須只能說明標(biāo)準(zhǔn)單元庫的LEF文件，并定義電源和地的線名。此時不需要一個MMMCconfig配置，流程繁冗，主要是配置相關(guān)文件和器件狀態(tài)（TT、SS、FF等）。

9、能完成導(dǎo)入配置，接下來的事情是芯片布局設(shè)計，即Floorplan。Floorplan要設(shè)置中一些基礎(chǔ)參數(shù)，如芯片的長寬（面積），丟給管腳的空間，芯片利用率等。長寬比個人建議為0.2-5，奇怪電路利用率0.85，就像電路利用率0.90，電路利用率0.95。

10、POWER計算，得以為依據(jù)重新布置電源線路，通常為ring和stripe。例如，某數(shù)字電路芯片功耗為55mW，增強(qiáng)冗余量到2倍左右，設(shè)計為100mW，通過1.8V供電，電流約為60mA，也就是總電源線為60u，如果不是每條線10u，則六條電源線，左右兩側(cè)各一條，中間四條。Encounter中有拿來的布線配置器。網(wǎng)線布線之后，是可以先Apply，后再已撤銷反復(fù)接觸。

11、再布置IO管腳。如果延后沒有導(dǎo)入IO，可以不重新導(dǎo)入（TCL），也這個可以自身調(diào)整。

12、Pre-Place，因為Verilog中一般說來有很多的module，每個module對應(yīng)一個布局模塊，布局時應(yīng)注意一點一些布局原則。布局時象按照最簡單拖拽就是可以?！鞍宋桓窭状a計數(shù)器”只不過只有一一個module，因此不不需要復(fù)雜的布局。

13、布局是一個不時改和改進(jìn)的過程，Pre-Place之后進(jìn)行Place，之后接受之后Post-Place。Place之后，不需要通過時鐘樹看專業(yè)（CTS），時鐘樹偏文科類的目的是為了讓每個信號都在約束的時間內(nèi)傳輸數(shù)據(jù)到下一個時序單元，否則不會對芯片的主頻產(chǎn)生影響（主頻是在設(shè)計前就定下來的指標(biāo)），后再在Post-CTS對不條件符合時鐘約束的部分并且布線調(diào)整。

14、布局之后通過電源布線，即Route，對于特殊還電源布線需要并且SRoute，然后接受Post-Place，這些步驟某種程度上也是“點按鈕”和“配參數(shù)”，但后端綜合考時你必須有完全清醒的頭腦，可以明白為么要點這些按鈕，包括該配置什么參數(shù)。

15、布局布線在三次不斷迭代，IO管腳配置好后，是可以Fill全圖，用各層金屬覆蓋未建議使用的區(qū)域。單個“八位格雷碼計數(shù)器”只不過結(jié)構(gòu)簡單，芯片未瞬間覆蓋區(qū)域較小。

16、而今，Encounter內(nèi)的后端綜合就能完成了，也可以文件導(dǎo)入（export）成GDSII格式的網(wǎng)表，以及是為做DRC，LVS檢查，也要“Netlist”成schematic（電路原理圖）的格式。

17，將后端綜合類的GDSII文件導(dǎo)出（Streamoutside）到Virtuoso里。Virtuoso是另一個作用于仿真的集成電路設(shè)計的軟件。將GDSII文件文件導(dǎo)入該軟件要注意有兩個目的，一是這個可以在Virtuoso里做“后仿真”，驗證經(jīng)后端綜合的一系列流程之后，概念芯片是否是能不滿足設(shè)計需求，此時的仿真就早確定到了延時，電阻，功耗等不好算存在的主要問題，如果不是仿真時出現(xiàn)了問題，需要參與返工直接修改，用處時要新的fpga設(shè)計。當(dāng)“后仿真”后，還得對該芯片進(jìn)行DRC和LVS檢查，DRC是查找是否柯西-黎曼方程所選工藝的要求，畢竟在求實際情況下，一些理論上的值是不不是現(xiàn)實的，例如過細(xì)的線無法生產(chǎn)出來，柵極間的距離過短可能會會造成電路短路，導(dǎo)線和各金屬層之間的電容會影響大電路功能等。LVS是都很layout和Schematic之間的拓?fù)潢P(guān)系是否不一致。二是也可以方便啊以后做數(shù)?；旌闲酒O(shè)計時通過水的混合物設(shè)計，只不過模擬集成電路的是再在Virtuoso中參與的，兩者之后結(jié)合在一起，就這個可以進(jìn)行數(shù)?；旌霞呻娐吩O(shè)計。

18、接受完檢查之后，就這個可以與工藝提供廠家直接聯(lián)系接受加工了，如TSMC。好象加工是需要跟著企業(yè)的業(yè)務(wù)流程。一共當(dāng)經(jīng)過1月左右，芯片加工能完成，然后直接進(jìn)入測什么環(huán)節(jié)。焊接工藝，試驗，驗正芯片指標(biāo)，和提出加以改進(jìn)方案。

到此，一個數(shù)字集成電路從概念到實物的整個流程就成功了，每踏都愿意去研究和慢慢回味，從二四譯碼器到奇怪的CPU，其流程是基本上一般的。經(jīng)由研一上一個學(xué)期的學(xué)習(xí)，我也基本上完全掌握了這個流程。以后會極其努力的在本專業(yè)方向繼續(xù)前進(jìn)，培養(yǎng)和訓(xùn)練核心競爭力。

在DSPbuilder設(shè)計中怎么使用外部的VHDL/VerilogHDL代碼？

DSPBuilder是可以把simulink中的模塊轉(zhuǎn)換成VHDL，Altera與Matlab有個接口，安裝DSPBuilder后，simulink的library中會出現(xiàn)或則的toolbox，唯有該toolbox中的模塊這個可以轉(zhuǎn)換的成VHDL。

你可以不在simulink中搭建中整個信號處理系統(tǒng)，仿真設(shè)計順利后，除輸入和輸出信號外，系統(tǒng)的其他部分都可以不轉(zhuǎn)換成成VHDL。

之后是可以在Quartus中對其進(jìn)行功能或時序仿真，并直接下載到目標(biāo)板