fpga約束的時鐘顯示頻率很低？鎖相環(huán)，只要能鎖定住，就不存在地精度（也就是輸出低頻率準(zhǔn)確度）的問題，但是用FPGA內(nèi)部的鎖相環(huán)，存在抖動都很大的問題，也就是短時期看輸出的時鐘的周期，理想應(yīng)該要是個固

fpga約束的時鐘顯示頻率很低？

鎖相環(huán)，只要能鎖定住，就不存在地精度（也就是輸出低頻率準(zhǔn)確度）的問題，但是用FPGA內(nèi)部的鎖相環(huán)，存在抖動都很大的問題，也就是短時期看輸出的時鐘的周期，理想應(yīng)該要是個固定設(shè)置的值，但實際中情況那肯定會變化，用FPGA內(nèi)部的鎖相環(huán)輸出的時鐘，這種周期的變化會比較好大，但要注意一點的是這種變化的頻率比較好高，而且是在虛空中準(zhǔn)的周期/頻率附近的上變動的，所以如果沒有你以較長的時間來仔細觀察（諸如0.1S，1S包括更長的時間），看見的是你算算周期/頻率，是很準(zhǔn)的，僅僅在以很短的時間看（比如說10us、1us或是更短），才能看見了這種也很很明顯的變化最終是否能行最簡形矩陣你的需求，的要看應(yīng)用形式，假如才能產(chǎn)生的時鐘僅僅作用于FPGA的內(nèi)部邏輯電路，是幾乎沒有問題的，如果主要是用于外部的模擬電路，高速DAC/ADC、射頻鏈路、西下高速串行通訊接口，就有可能又不能不滿足要求

FPGA如果沒有外部復(fù)位，如何產(chǎn)生復(fù)位信號，用來復(fù)位狀態(tài)機，或者復(fù)位寄存器初值？

FPGA設(shè)計一般會用到PLL，因為外部晶振像是頻率不高，另外PLL就像的FPGA都有吧的！

PLL鎖相環(huán)倍頻時鐘后，當(dāng)PLL輸出低信號很穩(wěn)定的時候，LOCKED信號會被拉高，也是可以設(shè)置里多少個時鐘后LOCKED被拉搞，這個LOCKED上電為低，明白PLL移動到相位后，也就是時鐘穩(wěn)定后拉高，好象另外上電復(fù)位操作！

lpml是什么？

lpml指的是參數(shù)化模塊庫(LibrarytheParameterized Modules),是Altera公司FPGA/CPLD設(shè)計軟件QuartusII自帶的一些宏功能模塊，如：鎖相環(huán)（PLLs）,LVDS,數(shù)字信號處理(DSP)模塊等。這些功能是對Altera器件的優(yōu)化，設(shè)計者在用這些模塊時，不耗用器件的邏輯資源（Logic Cell）。在混凝土彈塑性研究中基于組件哈爾-卡門原則建立的幾乎全部塑性模型。

PLL（鎖相環(huán)）工作原理是﹖？

PLL全稱Phase Locked Loop，意思是“相位”的鎖定住。

這就那就證明，實際鎖相環(huán)能夠得到的信號，頻率不是重點。

那么，我們大多數(shù)不需要我得到什么樣的信號呢？

舉一個FPGA中的PLL的例子，常見有一個clk輸入，很有可能會有:輸出：

clk_土爆，跟clk同一，主要用于feedback

clk_2x，2倍的clk信號

clk_90，跟clk差90度的時鐘

clk_180，跟clk差180度的時鐘

clk_270，跟clk差270度的時鐘

clk_div，pclk乘以N再乘以M能得到的時鐘，N、M為正整數(shù)（又是有肯定會范圍的）。

那樣，我們就明白了了，用PLL是替生產(chǎn)的產(chǎn)品一系列跟輸入輸入時鐘有一定會關(guān)聯(lián)的時鐘，有所不同的輸出供給系統(tǒng)不同的模塊，但每個模塊的時鐘我們大都是可以能夠預(yù)見的。