visio電路圖怎么快速連線？這樣的順豐兩端接上零線，火線和地線甚至連線上了。簡(jiǎn)單好用的繪制電路圖軟件有哪些？電路圖有電子電路圖，電氣原理與線路圖。電子電路圖正常情況不使用的工具：Protel，EWB

visio電路圖怎么快速連線？

這樣的順豐兩端接上零線，火線和地線甚至連線上了。

簡(jiǎn)單好用的繪制電路圖軟件有哪些？

電路圖有電子電路圖，電氣原理與線路圖。電子電路圖正常情況不使用的工具：Protel，EWB，Protues，也也可以使用AUTOCAD電氣原理與線路圖大多使用的工具：AUTOCAD這些都是大眾化建議使用的工具。也可以不用其它的，諸如：電子電路這個(gè)可以建議使用PROTEUS，電氣原理與線路圖可以使用visio，CAXA

總結(jié)數(shù)字電路設(shè)計(jì)的一般方法？

我充斥西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院微電子學(xué)研究所，現(xiàn)在是微電子學(xué)研究所的研一學(xué)生，專(zhuān)業(yè)方向是數(shù)字集成電路設(shè)計(jì)。在研一上學(xué)期，大致了解完全掌握了數(shù)字集成電路后端偏文科類(lèi)設(shè)計(jì)方法，本篇學(xué)術(shù)素養(yǎng)課程報(bào)告通常繼續(xù)討論在實(shí)現(xiàn)方法后端流程時(shí)的方法、經(jīng)驗(yàn)、和相關(guān)的感悟。

根據(jù)我的觀察，軟件工程師的需求量和硬件工程師的需求量是10:1，也就是說(shuō)硬件工程師需求量遠(yuǎn)小于軟件工程師，硬件工程師中又可分模擬和數(shù)字兩大類(lèi)，設(shè)計(jì)模擬集成電路設(shè)計(jì)比較多和ADC、DAC、PLL等，數(shù)字集成電路設(shè)計(jì)則更更適合于基于某個(gè)特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

實(shí)際上，發(fā)展到現(xiàn)階段，數(shù)字集成電路的設(shè)計(jì)方法早就在EDA工具的幫助之下非常傳說(shuō)中的軟件開(kāi)發(fā)了，啊是的數(shù)字集成電路開(kāi)發(fā)就像為200元以內(nèi)步驟：

1、依據(jù)需求，自頂向外設(shè)計(jì)電路模塊，內(nèi)容明確該數(shù)字系統(tǒng)需要實(shí)現(xiàn)什么功能，再具體看細(xì)分到各個(gè)功能模塊。此時(shí)的設(shè)計(jì)圖形式就像為模塊框圖，使用visio或其他繪圖軟件利用。這個(gè)環(huán)節(jié)相對(duì)松散，但更，只不過(guò)根據(jù)需求是怎么設(shè)計(jì)大的模塊和指標(biāo)時(shí)，前提是要結(jié)合實(shí)際情況，不然的話到后期會(huì)遇到無(wú)窮次返工甚至還無(wú)法都沒(méi)有達(dá)到預(yù)定啊指標(biāo)。象由德高望重的前輩，比較有經(jīng)驗(yàn)的工程師接受總體設(shè)計(jì)。

2、定義好各個(gè)模塊之后，接下來(lái)的事情那就是具體實(shí)現(xiàn)方法各個(gè)模塊的功能。因?yàn)橛布枋稣Z(yǔ)言的存在，我們是可以很輕易的硬件描述語(yǔ)言來(lái)“寫(xiě)”出模塊的實(shí)現(xiàn)方法方法，在本次實(shí)驗(yàn)中，我可以使用的是VerilogHDL。具體代碼的復(fù)雜程度和模塊的復(fù)雜程度關(guān)聯(lián)，我在這一次實(shí)驗(yàn)中需要的是“八位格雷碼計(jì)數(shù)器”電路設(shè)計(jì)。

3、完成“八位格雷碼計(jì)數(shù)器”的Verilog代碼后，需要對(duì)該設(shè)計(jì)參與“前仿真”。所謂的前仿真，主要是是為驗(yàn)證驗(yàn)證代碼是否是請(qǐng)看正確，有夠?qū)崿F(xiàn)程序了所新的規(guī)劃的功能。象在用modelsim軟件通過(guò)仿真，仿真模型成功進(jìn)入到下一階段，不完成則是需要前往修改代碼。

4、前仿真順利后，巳經(jīng)有了功能正確的的Verilog設(shè)計(jì)代碼，此時(shí)可以不將代碼直接下載到FPGA板上參與驗(yàn)證驗(yàn)證（Quartus，JTAG），驗(yàn)證完成則可證明此設(shè)計(jì)正確的無(wú)誤。這對(duì)某些獨(dú)立顯卡度要求不高且時(shí)間太激動(dòng)的數(shù)字電路設(shè)計(jì)項(xiàng)目，是可以再在用FPGA來(lái)利用芯片功能。顯然，F(xiàn)PGA這種通用器件是不能行最簡(jiǎn)形矩陣高集成、極低功耗、使用說(shuō)明性高ASIC設(shè)計(jì)需求的，沒(méi)有辦法用于特有簡(jiǎn)單點(diǎn)和粗獷的設(shè)計(jì)。

5、下一步進(jìn)入后端流程。這時(shí)需要膠的服務(wù)器在內(nèi)價(jià)格高昂的EDA工具支持。這又是為啥軟硬件設(shè)計(jì)初學(xué)者較難的原因之一，如果不是一個(gè)就沒(méi)外界過(guò)軟件編程的有志青年立志要做做軟件工程，象一臺(tái)電腦，一本書(shū)就夠了，起碼再買(mǎi)個(gè)正版編譯器（VS，Eclipse，DW等），但是做好硬件電路設(shè)計(jì)，一臺(tái)電腦一本書(shū)最少畫(huà)油畫(huà)PCB。再做最核心的部分，可以可以使用功能強(qiáng)大的服務(wù)器和價(jià)格價(jià)格不菲的EDA工具，因?yàn)榇蠖鄶?shù)的PC電腦壓力與負(fù)擔(dān)不起“后端看專(zhuān)業(yè)”的工作需求。不過(guò)大量linux下的復(fù)雜操作也會(huì)使人望而生畏。

6、準(zhǔn)備好好后端平臺(tái)后，就這個(gè)可以將“八位格雷碼計(jì)數(shù)器”弄到平臺(tái)里，過(guò)了一會(huì)兒馬上必須考慮的問(wèn)題是可以使用什么元件庫(kù)這些什么工藝？是因?yàn)橥瑯右粋€(gè)與非門(mén)，有所不同元件庫(kù)有不同實(shí)現(xiàn)細(xì)節(jié)，MOS管細(xì)節(jié)可能都大不相同，別外還要確定工藝，這些工藝的文件充斥于相關(guān)廠家（TSMC，CSMS等），這都是個(gè)人沒(méi)能做后端的原因之一——而且你甚至不可能以自己的名義向臺(tái)積電商量工藝庫(kù)文件，不過(guò)作為一個(gè)涉世未深，無(wú)錢(qián)無(wú)術(shù)的初學(xué)者，你是沒(méi)能充滿自信的和人數(shù)上萬(wàn)、資金上億的工藝廠簽定合同的。在經(jīng)過(guò)挑選篩選后（更多情況下是沒(méi)得選），確定你想建議使用的工藝。在本次實(shí)驗(yàn)中，我使用的是實(shí)驗(yàn)室學(xué)長(zhǎng)改良過(guò)的元件庫(kù)，在內(nèi)TSMC0.18um工藝，EDA工具為Cadence IC 614。 7、經(jīng)由一系列配置之后，“八位格雷碼計(jì)數(shù)器”早就曾經(jīng)的了三個(gè)龐大無(wú)比的工程文件，我個(gè)人建議區(qū)分TCL腳本文件并且配置。然后再就可以進(jìn)行RTL級(jí)偏文科類(lèi)。正所謂RTL級(jí)綜合考，事實(shí)上是指將Verilog代碼“改寫(xiě)”為偏文科類(lèi)工具（我在用的是Encounter）所能不能識(shí)別的Verilog代碼。通俗的解釋的講，這個(gè)不同于將“文言文”翻譯為“白話文”，也類(lèi)似于C語(yǔ)言中的“編譯”，將要中級(jí)語(yǔ)言翻譯為匯編代碼。肯定，理論上可以直接寫(xiě)一段RTL級(jí)代碼，但這就和就寫(xiě)匯編語(yǔ)言一般，復(fù)雜程度不言自明。

8、RTL級(jí)偏文科類(lèi)完成后，接下來(lái)的將RTL Verilog導(dǎo)入Encounter并且唯一的后端綜合。導(dǎo)入RTL代碼后，還必須只能說(shuō)明標(biāo)準(zhǔn)單元庫(kù)的LEF文件，并定義電源和地的線名。此時(shí)需要一個(gè)MMMCconfig配置，流程繁雜，主要是配置相關(guān)文件和器件狀態(tài)（TT、SS、FF等）。

9、成功導(dǎo)入配置，下一步是芯片布局設(shè)計(jì)，即Floorplan。Floorplan需要設(shè)置一些基礎(chǔ)參數(shù)，如芯片的長(zhǎng)寬（面積），丟給管腳的空間，芯片利用率等。長(zhǎng)寬比建議為0.2-5，急切電路利用率0.85，好象電路利用率0.90，電路利用率0.95。

10、POWER換算，以此為根據(jù)布置電源線路，要注意為ring和stripe。比如，某數(shù)字電路芯片功耗為55mW，增加冗余度量到2倍左右，設(shè)計(jì)什么為100mW，通過(guò)1.8V供電，電流約為60mA，也就是總電源線為60u，假如每條線10u，則六條電源線，兩邊各一條，中間四條。Encounter中有專(zhuān)門(mén)買(mǎi)的布線配置器。線路布置之后，是可以先Apply，然后把撤銷(xiāo)發(fā)熱發(fā)冷接觸。

11、布好IO管腳。假如提前沒(méi)有導(dǎo)入IO，這個(gè)可以恢復(fù)再導(dǎo)入（TCL），也也可以自行按照。

12、Pre-Place，畢竟Verilog中而不有很多的module，每個(gè)module對(duì)應(yīng)一個(gè)布局模塊，布局時(shí)應(yīng)當(dāng)特別注意一些布局原則。布局時(shí)就像通過(guò)簡(jiǎn)單托動(dòng)就可以不?！鞍宋桓窭状a計(jì)數(shù)器”畢竟唯有一個(gè)module，但不不需要奇怪的布局。

13、布局是一個(gè)斷的可以修改和加以改進(jìn)的過(guò)程，Pre-Place之后參與Place，之后并且之后Post-Place。Place之后，不需要進(jìn)行時(shí)鐘樹(shù)偏文科類(lèi)（CTS），時(shí)鐘樹(shù)看專(zhuān)業(yè)的目的是為了讓每個(gè)信號(hào)都在約束的時(shí)間內(nèi)傳輸信號(hào)到下一個(gè)時(shí)序單元，要不然會(huì)對(duì)芯片的主頻產(chǎn)生影響（主頻是在設(shè)計(jì)前就定過(guò)來(lái)的指標(biāo)），接著在Post-CTS對(duì)不條件時(shí)鐘約束的部分進(jìn)行布線調(diào)整。

14、布局之后接受布線施工，即Route，這對(duì)特珠還網(wǎng)線布線不需要通過(guò)SRoute，然后再通過(guò)Post-Place，這些步驟某種程度上都是“點(diǎn)按鈕”和“配參數(shù)”，但后端綜合考時(shí)要先有清醒過(guò)來(lái)的頭腦，可以清楚為什么不要點(diǎn)這些按鈕，在內(nèi)該配置什么參數(shù)。

15、布局布線經(jīng)過(guò)三次迭代更新，IO管腳配置好后，這個(gè)可以Fill全圖，用各層金屬覆蓋未建議使用的區(qū)域。單個(gè)“八位格雷碼計(jì)數(shù)器”是因?yàn)榻Y(jié)構(gòu)簡(jiǎn)單，芯片未遍布區(qū)域較大。

16、到了此時(shí)，Encounter內(nèi)的后端綜合考就能夠完成了，可以導(dǎo)出（export）成GDSII格式的網(wǎng)表，以及為了做DRC，LVS檢查，也不需要“Netlist”成schematic（電路原理圖）的格式。

17，將后端偏文科類(lèi)的GDSII文件導(dǎo)入到（Streamacross）到Virtuoso里。Virtuoso是另一個(gè)應(yīng)用于模擬集成電路設(shè)計(jì)的軟件。將GDSII文件導(dǎo)入該軟件比較多有兩個(gè)目的，一是也可以在Virtuoso里做“后仿真”，驗(yàn)證驗(yàn)證經(jīng)由后端綜合考的一系列流程之后，概念芯片有滿足的條件設(shè)計(jì)需求，此時(shí)的仿真就早就考慮到了延時(shí)，電阻，功耗等求實(shí)際現(xiàn)存問(wèn)題，如果仿真時(shí)再次出現(xiàn)了問(wèn)題，是需要進(jìn)行返工直接修改，沒(méi)必要時(shí)要恢復(fù)fpga設(shè)計(jì)。當(dāng)“后仿真”通過(guò)后，也要對(duì)該芯片通過(guò)DRC和LVS檢查，DRC是查看如何確定不滿足所選工藝的要求，是因?yàn)樵趽Q算情況下，一些理論上的值是不再現(xiàn)實(shí)的，諸如過(guò)細(xì)的線沒(méi)能生產(chǎn)的產(chǎn)品，柵極間的距離過(guò)短很有可能會(huì)可能導(dǎo)致短路，導(dǎo)線和各金屬層之間的電容會(huì)影響不大電路功能等。LVS是都很layout和Schematic之間的幾何信息是否需要不一致。二是是可以方便以后做數(shù)?；旌闲酒O(shè)計(jì)時(shí)并且水的混合物設(shè)計(jì)，只不過(guò)模擬集成電路的是真接在Virtuoso中并且的，兩者到最后結(jié)合在一起，就這個(gè)可以接受數(shù)?；旌霞呻娐吩O(shè)計(jì)。

18、接受完檢查之后，就是可以與工藝提供給廠家先聯(lián)系進(jìn)行加工了，如TSMC。一般加工要跟著企業(yè)的業(yè)務(wù)流程?？偣步?jīng)由1月左右，芯片加工成功，然后再剛剛進(jìn)入測(cè)試環(huán)節(jié)。銅焊，試驗(yàn)，驗(yàn)正芯片指標(biāo)，包括做出加以改進(jìn)方案。

眼下，一個(gè)數(shù)字集成電路從概念到實(shí)物的整個(gè)流程就完成了，走的每一步都愿意想研究和細(xì)細(xì)的品味，從二四譯碼器到緊張的CPU，其流程是都差不多一般的。當(dāng)經(jīng)過(guò)研一上一個(gè)學(xué)期的學(xué)習(xí)，我也基本是手中掌握了這個(gè)流程。以后會(huì)極其很努力的在本專(zhuān)業(yè)方向繼續(xù)前進(jìn)，培養(yǎng)訓(xùn)練核心競(jìng)爭(zhēng)力。