fir數(shù)字濾波器的設(shè)計背景及意義？系統(tǒng)設(shè)置濾波器的屬性：打開vivadoIP核，就最后輸入濾波器的系數(shù)，此處系數(shù)不需要量化作小數(shù)，左邊為濾波器的增益，和matlab一致，如下：濾波器的類型除開單速率（

fir數(shù)字濾波器的設(shè)計背景及意義？

系統(tǒng)設(shè)置濾波器的屬性：打開vivadoIP核，就最后輸入濾波器的系數(shù)，此處系數(shù)不需要量化作小數(shù)，左邊為濾波器的增益，和matlab一致，如下：

濾波器的類型除開單速率（SingleRate，即數(shù)據(jù)輸出與輸入輸入速率同一），吸納（Decimation）和插值（Interpolation）運用于多速率信號處理系統(tǒng)，況且還支持希爾伯特自由變化（Hilbert）模式。抽取型像是多主要用于數(shù)字前端下變頻機(jī)抽取樣值減少AD重新采樣速率，插值型主要是用于常主要用于增強(qiáng)采樣速率。由于是需要對AD數(shù)據(jù)通過抽取濾波，這里選擇類型抽取類型，吸納的倍數(shù)為2倍。

2.系統(tǒng)設(shè)置FIR濾波器的通道，的原因只在用三個通道，而相互糾纏通道序列（ChannelSequence）選擇universal，通道數(shù)（NumberoftheChannels）為1；Hardware Oversampling Specification中設(shè)置中過采樣模式，你選擇Input Sample Period,即再輸入采樣點周期

matlab怎樣讀取網(wǎng)口數(shù)據(jù)？

matlab里面有個函數(shù)叫tcpip()，你得用上Demo里面有一個ReadingbecauseWritingBinaryData，演示相關(guān)了雷鳴讀寫tcpip數(shù)據(jù)包的過程。

基于fpga的fft的算法實現(xiàn)，利用vivado，zynq7020，怎么實現(xiàn)裸機(jī)？

Xilinx的ZYNQ7020平臺內(nèi)部和兩部分，即PL和PS。PL為FPGA邏輯部分，PS為雙核ARM9。FPGA邏輯與ARM9之間的通信按結(jié)構(gòu)更高性能的AXI4總線，PS為PL提供給系統(tǒng)時鐘，復(fù)位等基本信號。系統(tǒng)外圍武器掛架AXI接口的DMA來控制FPGA邏輯部分的FFTIP核的數(shù)據(jù)輸入輸出。

下面具體點詳細(xì)介紹具體搭建步驟。

最先：創(chuàng)建家族新工程，芯片型號為zynq7020：xc7z020clg484-2，創(chuàng)建家族好后，再點右側(cè)IPIntegrator，創(chuàng)建系統(tǒng)——zynq_7020_fft_system。

然后點擊可以了，跳轉(zhuǎn)頁面系統(tǒng)構(gòu)建體系區(qū)。

第二步：在系統(tǒng)構(gòu)建區(qū)，然后點擊AddIP，搜索zynqprocessingsystem，再點擊后加到區(qū)域內(nèi)

zynq系統(tǒng)去添加形成完整后如下圖所示:

第二步：配置好不好zynq系統(tǒng)，添加系統(tǒng)外設(shè)，內(nèi)存，配置時鐘，關(guān)閉系統(tǒng)。

配置系統(tǒng)完畢后，創(chuàng)建DDR3端口，時鐘和復(fù)位輸出，及別的IO端口。

第四步：直接點擊AddIP，搜索DMA，直接添加到系統(tǒng)統(tǒng)合區(qū)。

配置DMA的參數(shù)。

第五步：直接添加concatip，將DMA的輸入輸出網(wǎng)絡(luò)中斷連接concatip的輸入輸入端口，將輸出端口直接連接到zynq的中斷端口上。

再點運行自動出現(xiàn)直接連接電源布線。

電源布線連接上后如下圖所示。

第六步：再添加兩個AXISTREAMFIFOIP核，分別連接上到DMA的輸入輸出端口,同時配置FIFO的存儲深度，及數(shù)據(jù)顯卡位寬。

第七步：右鍵點擊generateinputproducts，化合我們形成完整的系統(tǒng)。

等待幾分鐘，生成后，系統(tǒng)中先添加了一些文件及IP

右鍵點擊createHDLWrapper，去添加系統(tǒng)頂層文件。

按設(shè)置不提示然后點擊可以啦即可

頂層文件添加完成后如下圖所示。

致此zynq的ps部分已堆建完畢后第七步：再點擊IPCatalog搜索FFTIP，左鍵雙擊FFTIP核。

剛剛進(jìn)入FFTIP核配置界面，本文你選擇的數(shù)據(jù)類型為float64型，運行時鐘100Mhz，配置流水線等，然后點擊可以了，化合FFTIP。

修改FFTIP頂層文件，構(gòu)造器FFTIP，便于掌握FFTIP的仿真，調(diào)用。

頂層文件中再添加追加代碼。

第八步：在PS的系統(tǒng)頂層文件zynq_7020_fft_system_wrapper中，實例化FFTIP的頂層文件FFT_Top，:所示。

第九步：創(chuàng)建家族FFTIP核的仿真文件，分開來對FFTIP進(jìn)行模擬仿真測試。

相對于浮點數(shù)的FFTIP仿真測試，必須可以提供單精度浮點數(shù)格式（32位的二進(jìn)制數(shù)），且提供虛部和實部。blk_mem_gen_real貯放實部，長度為1024，blk_mem_gen_imag儲存時虛部，長度為1024，本文的FFTIP是前的已系統(tǒng)的調(diào)試好的IP測試，然后動態(tài)鏈接庫即可解決。

仿真時序

FFTIP鍵入數(shù)據(jù)時序

FFTIP輸出數(shù)據(jù)時序

第十步：測試能夠完成后，化合idle流，不需配置管腳。

化合bits流后，可以不欄里點系統(tǒng)資源利用率。

第十一步：導(dǎo)入Hardware。

起動SDK。

第十二步：創(chuàng)建戰(zhàn)隊fft_test工程，按默認(rèn)配置，點擊next。

創(chuàng)建戰(zhàn)隊main.c。

去添加DMA測試樣例程序，同樣的可以提供FFTIP所需實部和虛部，且都為單精度浮點數(shù)。修改check_data函數(shù)，將收不到的數(shù)據(jù)存為文件，導(dǎo)入到matlab中通過數(shù)據(jù)比對。

經(jīng)過左右吧步驟利用了zynq系統(tǒng)對FPGA邏輯部分的FFTIP核的動態(tài)鏈接庫。但，還需在硬件平臺下進(jìn)行修改密保。我希望題主也可以很有興趣朋友可以按此步驟修改密保，也靈活擴(kuò)展訓(xùn)練，掛載那些IP核。

熱情各位來賓相互交流自學(xué)，私信給我探討。