簡述FPGA與CPLD在硬件結(jié)構(gòu)上的區(qū)別？FP GA和CPLD的差異系統(tǒng)對比分享給大家:雖然FPGA和CPLD都是可編程ASIC器件，有很多共同的特點，但是由于CPLD和FPGA的結(jié)構(gòu)差異，又有各自的

簡述FPGA與CPLD在硬件結(jié)構(gòu)上的區(qū)別？

FP GA和CPLD的差異系統(tǒng)對比分享給大家:雖然FPGA和CPLD都是可編程ASIC器件，有很多共同的特點，但是由于CPLD和FPGA的結(jié)構(gòu)差異，又有各自的特點。:①CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合完成時序邏輯。

換句話說，F(xiàn)PGA更適合觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合觸發(fā)器有限、乘積項豐富的結(jié)構(gòu)。②②CPLD的連續(xù)布線結(jié)構(gòu)決定了其時序延遲的均勻性和可預(yù)測性，而FPGA的分段布線結(jié)構(gòu)決定了其不可預(yù)測性。③ FPGA在編程上比CPLD更靈活。CPLD通過修改固定互連線的邏輯函數(shù)來編程，F(xiàn)P GA通過改變互連線的布線來編程。FPGA可以在邏輯門下編程，而CPLD在邏輯塊下編程。④④FPGA的集成度比CPLD高，有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。⑤CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù)，不需要外部存儲芯片，簡單易用。但FPGA的編程信息需要存儲在外部存儲器中，使用方法復(fù)雜。⑥CPLD比FPGA速度快，時間可預(yù)測性更強。這是因為FPGA是門級編程，clb之間采用分布式互連，而CPLD是邏輯塊級編程，邏輯塊之間的互連是集總的。⑦編程模式下，CPLD主要基于E2PROM或FLASH存儲器，編程次數(shù)可達10000次。優(yōu)點是當系統(tǒng)斷電時，編程信息不會丟失。CPLD可分為兩類:在編程器上編程和在系統(tǒng)中編程。FPGA多基于SRAM編程，系統(tǒng)掉電時編程信息丟失。每次上電時，編程數(shù)據(jù)都需要從器件外部重新寫入SRAM。它的優(yōu)點是可以隨時編程，在工作中可以快速編程，從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。8 ⑧CPLD安全性好，F(xiàn)PGA安全性差。⑨一般來說，CPLD的功耗比FPGA大，集成度越高越明顯。隨著復(fù)雜可編程邏輯器件(CPLD)的密度越來越大，數(shù)字器件的設(shè)計者可以靈活方便地設(shè)計大規(guī)模器件，產(chǎn)品可以快速進入市場。很多設(shè)計人員都感受到了CPLD的優(yōu)勢，比如簡單易用、時序可預(yù)測、速度快等。但是過去由于CPLD密度的限制，他們不得不求助于FPGA和ASIC?，F(xiàn)在，設(shè)計人員可以體會到具有數(shù)十萬門密度的CPLD的好處。CPLD結(jié)構(gòu)在一條邏輯路徑上使用1到16個乘積項，因此可以預(yù)測大型復(fù)雜設(shè)計的運行速度。因為因此，原設(shè)計的操作是可預(yù)測的和可靠的，并且很容易修改設(shè)計。CPLD本質(zhì)靈活，時序簡單，路由性能優(yōu)秀。用戶可以改變設(shè)計，同時保持引腳輸出不變。與FPGA相比，CPLD具有更多的I/O和更小的尺寸。如今，通信系統(tǒng)使用許多標準，設(shè)備必須根據(jù)用戶配置。;需要支持不同的標準。CPLD允許設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議，并隨著標準和協(xié)議的演進而改變其功能。這給系統(tǒng)設(shè)計人員帶來了極大的便利，因為他們可以在標準完全成熟之前就著手硬件設(shè)計，然后修改代碼以滿足最終標準的要求。CPLD的速度和延遲特性優(yōu)于純軟件方案，其NRE成本低于ASIC，因此更加靈活，產(chǎn)品可以更快進入市場。CPLD編程方案的優(yōu)點如下:●豐富的邏輯和內(nèi)存資源(Cypress Delta39K200的RAM超過480 Kb) ●靈活的時序模型，具有冗余的路由資源●靈活的管腳輸出變化●安裝在系統(tǒng)上后可重新編程●I/ O數(shù)量大●性能有保證的集成內(nèi)存控制邏輯●提供單片CPLD和可編程PHY方案。由于這些優(yōu)點，設(shè)計和建模成本低，在設(shè)計過程的任何階段都可以增加設(shè)計或改變引腳輸出，CPLD結(jié)構(gòu)很快就可以上市。CPLD是一種粗粒度結(jié)構(gòu)的可編程邏輯器件。它具有豐富的邏輯資源(即邏輯門與寄存器的高比率)和高度靈活的路由資源。CPLD的路由是連在一起的，而FPGA的路由是分開的。FPGA可能更靈活，但它包括許多跳線，所以它比CPLD慢。CPLD以簇陣列的形式排列，由水平和垂直布線通道連接。這些路由通道向器件引腳發(fā)送信號或從器件引腳接收信號，并連接CPLD內(nèi)部的邏輯組。CPLD之所以被稱為粗粒度，是因為與路由數(shù)量相比，邏輯組更大。CPLD的邏輯組遠大于FPGA的基本單元，所以FPGA是細粒度的CPLD的功能塊CPLD最基本的單元是宏單元。宏單元包含一個寄存器(使用多達16個產(chǎn)品術(shù)語作為其輸入)和其他有用的功能。因為每個宏單元使用16個乘積項，所以設(shè)計人員可以部署許多組合邏輯，而無需添加額外的路徑。這就是為什么CPLD被認為是 "邏輯豐富 "。宏單元以邏輯模塊(LB)的形式排列，每個邏輯模塊由16個宏單元組成。宏單元執(zhí)行“與”運算，然后執(zhí)行“或”運算，以實現(xiàn)組合邏輯。每個邏輯組有8個邏輯模塊，所有邏輯組都連接到同一個可編程互連矩陣。每組還包含兩個單端口邏輯組內(nèi)存模塊。和多端口通道存儲器模塊。前者每個模塊有8，192b存儲器，而后者包含4，096b專用通信存儲器，可以配置為單端口、多端口或FIFO，具有專用控制邏輯。CPLD有什么好處？I/O數(shù)多的CPLD的一個優(yōu)點是在給定的器件密度下，可以提供更多的I/O數(shù)，有時甚至高達70%。簡單時序模型CPLD優(yōu)于其他可編程結(jié)構(gòu)，因為它具有簡單且可預(yù)測的時序模型。這種簡單的時間序列模型主要歸因于CPLD的粗粒度特性。CPLD可以在給定時間內(nèi)提供大范圍的相等狀態(tài)，不考慮路由。這種能力是設(shè)計成功的關(guān)鍵，不僅可以加快最初的設(shè)計工作，還可以加快設(shè)計調(diào)試過程。粗粒度CPLD結(jié)構(gòu)的優(yōu)點CPLD是粗粒度結(jié)構(gòu)，意味著進出器件的路徑經(jīng)過的開關(guān)較少，延遲也相應(yīng)較小。因此，與等效的FPGA相比，CPLD可以工作在更高的頻率，性能更好。CPLD的另一個優(yōu)點是其快速的軟件編譯，因為其易于布線的結(jié)構(gòu)使得布局設(shè)計任務(wù)更容易執(zhí)行。細粒度FPGA結(jié)構(gòu)的優(yōu)點FPGA是細粒度結(jié)構(gòu)，也就是說各個單元之間有細粒度的延遲。如果少量的邏輯緊密排列在一起，F(xiàn)PGA的速度是相當快的。但是，隨著設(shè)計密度的增加，信號要經(jīng)過許多開關(guān)，路由延遲也迅速增加，從而削弱了整體性能。而CPLD的粗粒度結(jié)構(gòu)可以很好的適應(yīng)這種設(shè)計布局的變化。靈活輸出引腳CPLD的粗粒度結(jié)構(gòu)和時序特性是可預(yù)測的，因此設(shè)計人員仍然可以在設(shè)計過程的后期更改輸出引腳，時序保持不變。新型CPLD封裝CPLD有多種密度和封裝類型，包括單芯片自引導(dǎo)方案。自引導(dǎo)方案將閃存和CPLD集成在單個封裝中，無需外部引導(dǎo)單元，從而降低了設(shè)計復(fù)雜性并節(jié)省了電路板空間。在給定封裝尺寸下，共享引腳輸出的器件密度更高。這為設(shè)計者提供了 "放大和放大該設(shè)計不改變板上的引腳輸出。

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