在Cadence IC中怎么讓元件鏡像翻轉(zhuǎn)？選擇設(shè)備，先按M鍵，再按shift R。cadencePCBeditor里面不能預(yù)覽和選中元件封裝？單擊要添加的組件組件提示 "。轉(zhuǎn)到底部的 "屬性 "在右

在Cadence IC中怎么讓元件鏡像翻轉(zhuǎn)？

選擇設(shè)備，先按M鍵，再按shift R。

cadencePCBeditor里面不能預(yù)覽和選中元件封裝？

單擊要添加的組件組件提示 "。

轉(zhuǎn)到底部的 "屬性 "在右邊。

找到組件提示并填寫(xiě)文本。

預(yù)覽或者生成一個(gè)原型，就可以看到效果了。

cadence畫(huà)版圖怎么對(duì)齊？

1.在cadence中切換數(shù)字布局的顯示。

Shift F和ctrl F

2.有時(shí)這種設(shè)備可以。;t放置在理想位置，因?yàn)橹亓﹂_(kāi)關(guān)已打開(kāi)，按下G鍵將其關(guān)閉。

G鍵(重力)切換重力，點(diǎn)G鍵打開(kāi)重力，再點(diǎn)G鍵關(guān)閉重力。

3.繪制布局時(shí)用快捷鍵A對(duì)齊，非常好用。

總結(jié)數(shù)字電路設(shè)計(jì)的一般方法？

我來(lái)自西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院微電子研究所。現(xiàn)在我是微電子學(xué)院一年級(jí)的學(xué)生。我的專(zhuān)業(yè)是數(shù)字集成電路設(shè)計(jì)。研究生一上學(xué)期，掌握了數(shù)字集成電路后端綜合設(shè)計(jì)方法。本學(xué)術(shù)素養(yǎng)課程報(bào)告主要探討了實(shí)現(xiàn)后端過(guò)程中的方法、經(jīng)驗(yàn)和相關(guān)感悟。

一般來(lái)說(shuō)，軟件工程師和硬件工程師的需求量都是10:1，也就是說(shuō)硬件工程師的需求量遠(yuǎn)遠(yuǎn)小于軟件工程師。硬件工程師分為模擬和數(shù)字。模擬集成電路設(shè)計(jì)主要包括ADC、DAC、PLL等。，而數(shù)字集成電路設(shè)計(jì)更傾向于實(shí)現(xiàn)特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

事實(shí)上，在這個(gè)階段，數(shù)字集成電路的設(shè)計(jì)方法已經(jīng)非常類(lèi)似于借助EDA工具進(jìn)行軟件開(kāi)發(fā)。典型的數(shù)字集成電路開(kāi)發(fā)一般包括以下步驟:

1.根據(jù)需求，自上而下設(shè)計(jì)電路模塊，明確數(shù)字系統(tǒng)需要實(shí)現(xiàn)哪些功能，再細(xì)分成各個(gè)功能模塊。這時(shí)候的設(shè)計(jì)形式一般是框圖，用visio或者其他繪圖軟件實(shí)現(xiàn)。這個(gè)環(huán)節(jié)雖然松散，但是很重要，因?yàn)樵诟鶕?jù)需求設(shè)計(jì)大模塊和指標(biāo)的時(shí)候，一定要結(jié)合實(shí)際情況，否則后期會(huì)經(jīng)過(guò)無(wú)限的返工，甚至達(dá)不到預(yù)定的指標(biāo)。一般由德高望重、經(jīng)驗(yàn)豐富的工程師進(jìn)行整體設(shè)計(jì)。

2.定義好每個(gè)模塊之后，接下來(lái)就是實(shí)現(xiàn)每個(gè)模塊的功能。由于硬件描述語(yǔ)言的存在，我們可以很容易地 "寫(xiě)作與寫(xiě)作通過(guò)硬件描述語(yǔ)言的模塊實(shí)現(xiàn)方法。在這個(gè)實(shí)驗(yàn)中，我使用了Verilog HDL。特定代碼的復(fù)雜性與模塊的復(fù)雜性有關(guān)。在這個(gè)實(shí)驗(yàn)中，我采用了 "八位格雷碼計(jì)數(shù)器 "。

3.在完成了 "八位格雷碼計(jì)數(shù)器 "，有必要 "預(yù)模擬和模擬設(shè)計(jì)。所謂預(yù)模擬，主要是驗(yàn)證代碼描述是否正確，計(jì)劃的代碼是否真正實(shí)現(xiàn)。功能。一般使用modelsim軟件進(jìn)行仿真。如果模擬成功，將進(jìn)入下一階段。如果不成功，它將需要返回到修改后的代碼。

4.預(yù)仿真成功后，即可得到功能正確的Verilog設(shè)計(jì)代碼。此時(shí)可以將代碼下載到FPGA板上進(jìn)行驗(yàn)證(JTAG Quartus)，證明設(shè)計(jì)是正確的。對(duì)于一些集成度要求不高，時(shí)間非常緊的數(shù)字電路設(shè)計(jì)項(xiàng)目，可以直接用FPGA實(shí)現(xiàn)芯片功能。顯然，F(xiàn)PGA這種通用器件可以 不能滿(mǎn)足ASIC高集成度、低功耗、高專(zhuān)用性的設(shè)計(jì)要求，只能用于相對(duì)簡(jiǎn)單粗糙的設(shè)計(jì)。

5.接下來(lái)，進(jìn)入后端流程。這時(shí)候就需要專(zhuān)門(mén)的服務(wù)器和昂貴的EDA工具。這也是硬件設(shè)計(jì)入門(mén)難的原因之一。如果一個(gè)沒(méi)有接觸過(guò)軟件編程的有志青年立志做軟件工程，一般一臺(tái)電腦一本書(shū)就夠了，最多買(mǎi)個(gè)正版編譯器(VS，Eclipse，DW等。)，但是做硬件電路設(shè)計(jì)，一臺(tái)電腦一本書(shū)最多能畫(huà)PCB。要做核心部分，我們必須使用強(qiáng)大的服務(wù)器和昂貴的EDA工具，因?yàn)槠胀≒C可以 無(wú)法承擔(dān) 的工作需求后端集成 "。而且linux下大量復(fù)雜的操作會(huì)讓人望而卻步。

6.在后端平臺(tái)準(zhǔn)備好之后，您可以將 "八位格雷碼計(jì)數(shù)器 "進(jìn)了站臺(tái)。這時(shí)候應(yīng)該馬上考慮什么組件庫(kù)和流程？因?yàn)橥粋€(gè)與非門(mén)，不同的元件庫(kù)有不同的實(shí)現(xiàn)細(xì)節(jié)，MOS管的細(xì)節(jié)可能差別很大。另外，一定要考慮流程。這些工藝文件來(lái)自相關(guān)制造商(TSMC、CSMS等)。)，這也是個(gè)人能夠 不要做后臺(tái)——因?yàn)槟銕缀醪豢赡芤宰约旱拿x與TSMC討論工藝庫(kù)文件。畢竟，作為一個(gè)沒(méi)有經(jīng)驗(yàn)，沒(méi)有錢(qián)和技能的初學(xué)者，你可以 不自信，有幾萬(wàn)人。仔細(xì)篩選后(很多情況下沒(méi)得選)，確定你要用的流程。在這個(gè)實(shí)驗(yàn)中，我使用了我的高級(jí)實(shí)驗(yàn)室改進(jìn)的組件庫(kù)和TSMC 0.18um技術(shù)，EDA工具是Cadence IC 614。

7.經(jīng)過(guò)一系列的配置后, "八位格雷碼計(jì)數(shù)器 "已經(jīng)變成了一個(gè)巨大的工程文件。我建議使用TCL腳本文件進(jìn)行配置。然后可以進(jìn)行RTL級(jí)合成。所謂RTL級(jí)合成其實(shí)指的是 "重寫(xiě) "Verilog代碼轉(zhuǎn)換成可以被合成工具識(shí)別的Verilog代碼(我用的是Encounter)。一般來(lái)說(shuō)，這類(lèi)似于翻譯 "古典文學(xué)與藝術(shù)進(jìn)入 "白話(huà)文與漢語(yǔ)和 "編譯與編輯在C語(yǔ)言中，就是把一種高級(jí)語(yǔ)言翻譯成匯編代碼。當(dāng)然，理論上可以直接寫(xiě)RTL級(jí)的代碼，但是和直接寫(xiě)匯編語(yǔ)言一樣復(fù)雜。程度不言而喻。

8.RTL級(jí)合成完成后，將RTL Verilog導(dǎo)入到Encounter中進(jìn)行真正的后端合成。導(dǎo)入RTL碼后，還需要解釋標(biāo)準(zhǔn)單元庫(kù)的LEF文件，定義電源和地的線(xiàn)名。這時(shí)候就需要一個(gè)MMMC config配置，過(guò)程比較復(fù)雜，主要是配置相關(guān)文件和設(shè)備狀態(tài)(TT、ss、FF等。).

9.完成導(dǎo)入配置，然后是芯片版圖設(shè)計(jì)，即布圖。Floorplan需要設(shè)置一些基本的參數(shù)，比如芯片的長(zhǎng)寬(面積)，引腳留的空間，芯片利用率等等。長(zhǎng)寬比建議為0.2-5，復(fù)雜電路利用率為0.85，一般電路為0.90，簡(jiǎn)單電路為0.95。

10.電力計(jì)算，電力線(xiàn)路排列的依據(jù)，主要為環(huán)形和條形。比如數(shù)字電路芯片功耗55mW，冗余增加到2倍左右。設(shè)計(jì)為100mW，電源為1.8V，電流約為60mA，即總供電線(xiàn)路為60 U，如果每條線(xiàn)路為10u，則有六條供電線(xiàn)路，每側(cè)一條，中間四條。在遭遇中有一個(gè)特殊的接線(xiàn)配置器。接線(xiàn)后，可以先申請(qǐng)，再取消重復(fù)嘗試。

11.排列IO引腳。如果沒(méi)有提前導(dǎo)入IO，可以重新導(dǎo)入(TCL)或者自行調(diào)整。

12.前置，因?yàn)閂erilog中往往有很多模塊，每個(gè)模塊對(duì)應(yīng)一個(gè)布局模塊。布局時(shí)要注意一些布局原則。布局一般可以通過(guò)簡(jiǎn)單的拖動(dòng)來(lái)完成。 "八位格雷碼計(jì)數(shù)器 "只有一個(gè)模塊，所以它不 不需要復(fù)雜的布局。

13.布局是一個(gè)不斷修改和改進(jìn)的過(guò)程。放置是在前置后進(jìn)行，然后是后置。布局之后，需要時(shí)鐘樹(shù)綜合(CTS)。時(shí)鐘樹(shù)綜合的目的是使每個(gè)信號(hào)在約束時(shí)間內(nèi)傳輸?shù)较乱粋€(gè)順序單元，否則會(huì)影響芯片的主頻(主頻是設(shè)計(jì)前確定的指標(biāo))，然后在Post-CTS中調(diào)整不滿(mǎn)足時(shí)鐘約束的部分的布線(xiàn)。

14.布局后路由，即路由。特殊走線(xiàn)，需要先走線(xiàn)，再后置。這些步驟在某種程度上是 "點(diǎn)擊按鈕 "和 "配置參數(shù)，但是后端合成一定要頭腦清醒，知道為什么要點(diǎn)擊這些按鈕，要配置什么參數(shù)。

15.經(jīng)過(guò)多次迭代，配置好IO引腳后，就可以填充整張圖片，用各種金屬層覆蓋不用的區(qū)域。單人 "八位格雷碼計(jì)數(shù)器 "由于其結(jié)構(gòu)簡(jiǎn)單而具有較大的未覆蓋面積。

16.此時(shí)，后端內(nèi)遭遇。綜合完成后，網(wǎng)表可以導(dǎo)出為GDSII格式，為了檢查DRC和LVS，還需要 "網(wǎng)表 "轉(zhuǎn)換成原理圖(電路原理圖)格式。

17.將后端集成的GDSII文件導(dǎo)入Virtuoso。Virtuoso是一款模擬集成電路設(shè)計(jì)軟件。將GDSII文件導(dǎo)入該軟件有兩個(gè)主要目的。首先，你可以做 "后期模擬與設(shè)計(jì)在Virtuoso中驗(yàn)證概念芯片經(jīng)過(guò)后端綜合的一系列流程后是否能達(dá)到設(shè)計(jì)要求。此時(shí)仿真已經(jīng)考慮到了延遲、電阻、功耗等實(shí)際問(wèn)題。如果仿真有問(wèn)題，需要返工修改，必要時(shí)重新布線(xiàn)。在 "后期模擬與設(shè)計(jì)通過(guò)后，芯片應(yīng)由剛果共和國(guó)和LVS檢查。DRC是看是否符合所選工藝的要求，因?yàn)樵趯?shí)際情況下，有些理論值是不現(xiàn)實(shí)的，比如太細(xì)的導(dǎo)線(xiàn)無(wú)法制作，柵極間距過(guò)短可能導(dǎo)致短路，導(dǎo)線(xiàn)與各種金屬層之間的電容會(huì)影響電路功能。LVS是比較版圖和原理圖之間的拓?fù)潢P(guān)系是否不一致。第二，以后設(shè)計(jì)數(shù)?；旌闲酒瑫r(shí)便于混合設(shè)計(jì)，因?yàn)槟M集成電路直接在Virtuoso中進(jìn)行，最后可以將兩者結(jié)合起來(lái)設(shè)計(jì)數(shù)?；旌霞呻娐贰?/p>

18.檢驗(yàn)后，您可以聯(lián)系工藝供應(yīng)商進(jìn)行加工，如TSMC。一般處理需要跟上企業(yè)的業(yè)務(wù)流程。大約一個(gè)月后，芯片加工完畢，然后進(jìn)入測(cè)試階段。焊接，測(cè)試，驗(yàn)證芯片指標(biāo)，提出改進(jìn)方案。

至此，一個(gè)數(shù)字集成電路從概念到實(shí)物的全過(guò)程已經(jīng)完成，每一步都值得研究和回味。從24解碼器到復(fù)雜的CPU，過(guò)程基本相同。一個(gè)學(xué)期后的學(xué)習(xí)，我基本掌握了這個(gè)流程。未來(lái)我們會(huì)更加努力，在這個(gè)專(zhuān)業(yè)上繼續(xù)前進(jìn)，培養(yǎng)核心競(jìng)爭(zhēng)力。