總結(jié)數(shù)字電路設(shè)計(jì)的一般方法？我無論是西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院微電子學(xué)研究所，現(xiàn)在是微電子學(xué)研究所的研一學(xué)生，專業(yè)方向是數(shù)字集成電路設(shè)計(jì)。在研一上學(xué)期，正式完全掌握了數(shù)字集成電路后端偏文科類設(shè)計(jì)方法，本篇

總結(jié)數(shù)字電路設(shè)計(jì)的一般方法？

我無論是西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院微電子學(xué)研究所，現(xiàn)在是微電子學(xué)研究所的研一學(xué)生，專業(yè)方向是數(shù)字集成電路設(shè)計(jì)。在研一上學(xué)期，正式完全掌握了數(shù)字集成電路后端偏文科類設(shè)計(jì)方法，本篇學(xué)術(shù)素養(yǎng)課程報(bào)告主要注意繼續(xù)討論在實(shí)現(xiàn)方法后端流程時(shí)的方法、經(jīng)驗(yàn)、以及相關(guān)的感悟。

根據(jù)我的觀察，軟件工程師的需求量和硬件工程師的需求量是10:1，也就是說硬件工程師需求量遠(yuǎn)大于0軟件工程師，硬件工程師中又分為模擬和數(shù)字兩大類，演示集成電路設(shè)計(jì)主要注意除開ADC、DAC、PLL等，數(shù)字集成電路設(shè)計(jì)則更占優(yōu)勢于實(shí)現(xiàn)方法某種特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

要知道，發(fā)展到現(xiàn)階段，數(shù)字集成電路的設(shè)計(jì)方法也在EDA工具的幫助之下極其類似軟件開發(fā)了，是是的數(shù)字集成電路開發(fā)象為100元以內(nèi)步驟：

1、依據(jù)需求，自頂向外怎么設(shè)計(jì)電路模塊，必須明確該數(shù)字系統(tǒng)不需要實(shí)現(xiàn)什么功能，再具體詳細(xì)細(xì)分到各個(gè)功能模塊。此時(shí)的設(shè)計(jì)圖形式就像為模塊框圖，可以使用visio或其他繪圖軟件利用。這個(gè)環(huán)節(jié)相對于收攏，但十分，而且據(jù)需求程度設(shè)計(jì)大的模塊和指標(biāo)時(shí)，需要要結(jié)合實(shí)際情況，不然的話到后期會情況無窮的次返工甚至連根本無法提升預(yù)定指標(biāo)。象由德高望重的老前輩，比較有經(jīng)驗(yàn)的工程師并且總體設(shè)計(jì)。

2、定義好各個(gè)模塊之后，這一次那是具體詳細(xì)利用各個(gè)模塊的功能。因?yàn)橛布枋稣Z言的存在，我們可以不很輕而易舉的通過硬件描述語言來“寫”出模塊的實(shí)現(xiàn)程序方法，在本次實(shí)驗(yàn)中，我在用的是VerilogHDL。具體一點(diǎn)代碼的復(fù)雜程度和模塊的復(fù)雜程度或者，我在這次實(shí)驗(yàn)中區(qū)分的是“八位格雷碼計(jì)數(shù)器”電路設(shè)計(jì)。

3、能夠完成“八位格雷碼計(jì)數(shù)器”的Verilog代碼后，要對該設(shè)計(jì)并且“前仿真”。正所謂前仿真，通常是就是為了驗(yàn)正代碼如何確定請看正確的，是否唯一實(shí)現(xiàn)方法了所新的規(guī)劃的功能。好象不使用modelsim軟件并且仿真設(shè)計(jì)，仿真設(shè)計(jì)成功進(jìn)入下一階段，不順利則是需要回改代碼。

4、前仿真成功了后，也有了功能真確的Verilog設(shè)計(jì)代碼，此時(shí)這個(gè)可以將代碼去下載到FPGA板上參與驗(yàn)證驗(yàn)證（Quartus，JTAG），驗(yàn)證順利則證明此設(shè)計(jì)正確確認(rèn)無誤后。相對于某些板載顯卡度要求不高且時(shí)間的很不安的數(shù)字電路設(shè)計(jì)項(xiàng)目，可以再在用FPGA來實(shí)現(xiàn)方法芯片功能。顯然，F(xiàn)PGA這種通用器件是沒法滿足高獨(dú)立顯卡、極低功耗、清潔液性高ASIC設(shè)計(jì)需求的，不能作用于特有簡單啊和粗獷的設(shè)計(jì)。

5、接下來進(jìn)入到后端流程。這時(shí)不需要有帶的服務(wù)器這些價(jià)格高昂的EDA工具支持。這都是為什么不硬件技術(shù)入門可能比較難的原因之一，如果一個(gè)沒有相互過軟件編程的有志青年立志做軟件工程，象一臺電腦，一本書就夠了吧，起碼再買個(gè)正版編譯器（VS，Eclipse，DW等），不過要做硬件電路設(shè)計(jì)，一臺電腦一本書起碼素描PCB。再做最核心的部分，需要在用功能強(qiáng)大的服務(wù)器和價(jià)格貴得要命的EDA工具，畢竟普通的PC電腦負(fù)擔(dān)太大不起“后端看專業(yè)”的工作需求。但大量linux下的復(fù)雜操作也會使人望而生畏。

6、準(zhǔn)備著好后端平臺后，就可以將“八位格雷碼計(jì)數(shù)器”放平臺里，此時(shí)馬上不需要考慮到的問題是不使用什么元件庫在內(nèi)什么工藝？畢竟同時(shí)一個(gè)與非門，有所不同元件庫有完全不同實(shí)現(xiàn)程序細(xì)節(jié)，MOS管細(xì)節(jié)可能會都大不相同，至于也要決定工藝，這些工藝的文件不知從何而來于查找廠家（TSMC，CSMS等），這也是個(gè)人難以做后端的原因之一——只不過你簡直不可能以自己的名義向臺積電商量工藝庫文件，要知道充當(dāng)一個(gè)涉世未深，無錢無術(shù)的初學(xué)者，你是難以充滿自信的和人數(shù)上萬、資金上億的工藝廠簽訂合同的。當(dāng)經(jīng)過精挑細(xì)選篩選后（更多情況下是沒得選），確定你想使用的工藝。在本次實(shí)驗(yàn)中，我不使用的是實(shí)驗(yàn)室學(xué)長改良過的元件庫，這些TSMC0.18um工藝，EDA工具為Cadence IC 614。 7、當(dāng)經(jīng)過一系列配置之后，“八位格雷碼計(jì)數(shù)器”也曾經(jīng)的了三個(gè)龐大無比的工程文件，我我建議你需要TCL腳本文件進(jìn)行配置。然后就這個(gè)可以參與RTL級綜合考。所謂的RTL級綜合考，事實(shí)上是指將Verilog代碼“重新編寫”為綜合工具（我使用的是Encounter）所能無法識別的Verilog代碼。通俗點(diǎn)的講，這個(gè)類似于將“文言文”英譯中為“白話文”，也類似C語言中的“編譯”，尚未高級語言翻譯為匯編代碼。其實(shí)，理論上可以再寫出RTL級代碼，但這就和就寫匯編語言完全不一樣，復(fù)雜程度不言自明。

8、RTL級綜合考結(jié)束后，接下來將RTL Verilog導(dǎo)入Encounter通過真正的的后端偏文科類。導(dǎo)入RTL代碼后，還不需要只能說明標(biāo)準(zhǔn)單元庫的LEF文件，并定義電源和地的線名。此時(shí)需要一個(gè)MMMCconfig配置，流程煩雜，比較多是配置相關(guān)文件和器件狀態(tài)（TT、SS、FF等）。

9、成功導(dǎo)入配置，接下來的事情是芯片布局設(shè)計(jì)，即Floorplan。Floorplan是需要系統(tǒng)設(shè)置一些基礎(chǔ)參數(shù)，如芯片的長寬（面積），丟給管腳的空間，芯片利用率等。長寬比我建議你為0.2-5，急切電路利用率0.85，像是電路利用率0.90，電路利用率0.95。

10、POWER計(jì)算，用此為據(jù)布好電源線路，主要注意為ring和stripe。.例如，某數(shù)字電路芯片功耗為55mW，提升冗余度量到2倍左右，怎么設(shè)計(jì)為100mW，按照1.8V供電，電流約為60mA，也就是總電源線為60u，如果沒有每條線10u，則六條電源線，兩邊各一條，中間四條。Encounter中有專門的布線配置器。網(wǎng)線布線之后，可以不先Apply，然后申請撤銷剛開始數(shù)次。

11、再布置IO管腳。如果沒有晚幾天沒有導(dǎo)入IO，可以原先文件導(dǎo)入（TCL），也這個(gè)可以無法按照。

12、Pre-Place，是因?yàn)閂erilog中往往有很多的module，每個(gè)module對應(yīng)一個(gè)布局模塊，布局時(shí)應(yīng)當(dāng)由注意一點(diǎn)一些布局原則。布局時(shí)像是簡單拖拽就可以不?！鞍宋桓窭状a計(jì)數(shù)器”而且僅有一個(gè)module，所以不要緊張的布局。

13、布局是一個(gè)斷的如何修改和改進(jìn)之處的過程，Pre-Place之后接受Place，之后參與之后Post-Place。Place之后，是需要接受時(shí)鐘樹綜合考（CTS），時(shí)鐘樹綜合的目的是為了讓每個(gè)信號都在約束的時(shí)間內(nèi)傳輸?shù)较乱粋€(gè)時(shí)序單元，否則會對芯片的主頻產(chǎn)生影響（主頻是在設(shè)計(jì)前就定過來的指標(biāo)），接著在Post-CTS對不條件時(shí)鐘約束的部分接受布線調(diào)整。

14、布局之后參與布線，即Route，相對于特殊的方法還布線不需要參與SRoute，然后接受Post-Place，這些步驟某種程度上全是“點(diǎn)按鈕”和“配參數(shù)”，但后端綜合時(shí)你必須有神智的頭腦，前提是明白為什么不要點(diǎn)這些按鈕，在內(nèi)該配置什么參數(shù)。

15、布局布線經(jīng)由兩次迭代，IO管腳配置好后，也可以Fill全圖，用各層金屬覆蓋未使用的區(qū)域。單個(gè)“八位格雷碼計(jì)數(shù)器”而且結(jié)構(gòu)簡單，芯片未完全覆蓋區(qū)域會增大。

16、至此，Encounter內(nèi)的后端綜合考就能夠完成了，可以不文件導(dǎo)出（export）成GDSII格式的網(wǎng)表，和替做DRC，LVS檢查，也是需要“Netlist”成schematic（電路原理圖）的格式。

17，將后端綜合的GDSII文件導(dǎo)出（Streaminto）到Virtuoso里。Virtuoso是一個(gè)作用于設(shè)計(jì)模擬集成電路設(shè)計(jì)的軟件。將GDSII文件導(dǎo)入該軟件比較多有兩個(gè)目的，一是也可以在Virtuoso里做“后仿真”，修改密保經(jīng)過后端看專業(yè)的一系列流程之后，概念芯片有柯西-黎曼方程設(shè)計(jì)需求，此時(shí)的仿真就巳經(jīng)決定到了延時(shí)，電阻，功耗等不好算存在的問題，如果沒有仿真時(shí)出現(xiàn)了問題，需要通過返工如何修改，沒有必要時(shí)要恢復(fù)布局布線。當(dāng)“后仿真”是從后，還要對該芯片接受DRC和LVS檢查，DRC是查看如何確定行最簡形矩陣所選工藝的要求，畢竟在實(shí)際中情況下，一些理論上的值是不現(xiàn)實(shí)的東西的，例如過細(xì)的線不能生產(chǎn)的產(chǎn)品，柵極間的距離過短肯定會造成短路或，導(dǎo)線和各金屬層之間的電容會影響大電路功能等。LVS是比較好layout和Schematic之間的幾何信息如何確定不一致。二是是可以更方便以后做數(shù)?；旌闲酒O(shè)計(jì)時(shí)接受調(diào)和設(shè)計(jì)，而且模擬集成電路的是真接在Virtuoso中參與的，兩者到最后增強(qiáng)在一起，就是可以進(jìn)行數(shù)?；旌霞呻娐吩O(shè)計(jì)。

18、通過完檢查之后，就是可以與工藝需要提供廠家聯(lián)系聯(lián)系通過加工了，如TSMC。象加工必須跟上來企業(yè)的業(yè)務(wù)流程。總共在1月左右，芯片加工成功，然后直接進(jìn)入測試3環(huán)節(jié)。焊，試驗(yàn)，驗(yàn)證芯片指標(biāo)，這些提議改進(jìn)方案。

到此，一個(gè)數(shù)字集成電路從概念到實(shí)物的整個(gè)流程就能夠完成了，每邁一步都愿意研究什么和慢慢回味，從二四譯碼器到復(fù)雜的CPU，其流程是都差不多差不多的。經(jīng)由研一上一個(gè)學(xué)期的學(xué)習(xí)，我也都差不多手中掌握了這個(gè)流程。以后會非常只有努力的在本專業(yè)方向繼續(xù)前進(jìn)，培養(yǎng)訓(xùn)練核心競爭力。

ka7815引腳圖和參數(shù)？

7815為三端固定不動(dòng)正12V再輸入的集成穩(wěn)壓器,7815引腳圖如下圖所示.

7815主要參數(shù)有：輸出直流電壓＝＋15V，輸出電流L:0.1A，M:0.5A，電壓調(diào)整率10mV/V，輸出電阻R0＝0.15Ω，輸入電壓UI的范圍18～20V。因?yàn)橄袷荱I要比大3～5V，才能只要集成主板穩(wěn)壓器工作在線性區(qū)。