如果它 s一個同步模塊，你會在Testbench中修改CLOCK的代碼，使其成為一個無限周期的信號，然后仿真的時候就會有一個默認(rèn)的時間和一個默認(rèn)的分辨率，這樣分辨率就會提高，這樣一個屏幕上顯示的時間就

如果它 s一個同步模塊，你會在Testbench中修改CLOCK的代碼，使其成為一個無限周期的信號，然后仿真的時候就會有一個默認(rèn)的時間和一個默認(rèn)的分辨率，這樣分辨率就會提高，這樣一個屏幕上顯示的時間就會很長，超過1000ns。

自學(xué)FPGA需要一定的基礎(chǔ)和復(fù)雜的知識。下圖是FPGA學(xué)習(xí)者需要掌握的知識體系或架構(gòu)！從數(shù)字電路開始，學(xué)習(xí)常見的電路，如加法器、計數(shù)器、上升沿檢測、移位寄存器等。并且可以用Verilog語言描述，每個模塊都可以很好的模擬。養(yǎng)成良好的紀(jì)錄片設(shè)計習(xí)慣和代碼風(fēng)格！在掌握了基礎(chǔ)知識之后，我開始學(xué)習(xí)寫驅(qū)動和協(xié)議，比如UART，IIC，SPI等。，以及AD、DA、數(shù)碼管等設(shè)備的驅(qū)動！最后，學(xué)習(xí)軟核和硬核！