Quartus多種設計輸入方式介紹Altera公司的Quartus為設計者提供了多種設計輸入方法，包括原理圖輸入、狀態(tài)圖輸入、HDL語言描述、網(wǎng)絡表文件等。與其他工具不同的是，Quartus可以同時

Quartus多種設計輸入方式介紹

Altera公司的Quartus為設計者提供了多種設計輸入方法，包括原理圖輸入、狀態(tài)圖輸入、HDL語言描述、網(wǎng)絡表文件等。與其他工具不同的是，Quartus可以同時使用VHDL和Verilog語言輸入。本文將重點介紹原理圖輸入設計方法。

新建工程及原理圖文件輸入

在已經(jīng)新建好工程的情況下，在【File】菜單中點擊【New】，彈出用戶設計建立向?qū)?。在【New】中選擇【Design Files】-【Block Diagram/Schematic File】，建立原理圖設計文件。

參數(shù)化元件調(diào)用與符號庫操作

在繪圖區(qū)雙擊鼠標左鍵，彈出添加符號元件的窗口，分別調(diào)用輸入端口“input”和邏輯器件“74138”。使用縮放工具按鈕進行繪圖控制操作，并從符號庫中調(diào)出需要的輸入、輸出端口排放整齊。

畫線連接操作及命名

完成畫線連接操作后，通過鼠標左鍵雙擊端口名，輸入用戶自定義的名字。如圖示74138電路Y7N端所示，直接輸入自定義名字即可。74138邏輯測試電路原理圖設計完畢！

啟動全程編譯及分析報告

在下拉菜單【Processing】中選擇【Start Compilation】，啟動全程編譯。編譯過程中會產(chǎn)生錯誤信息，雙擊錯誤信息可定位到錯誤處，進行修正直至排除所有錯誤。編譯成功后會彈出編譯報告顯示相關(guān)信息。

QuartusII編譯器功能及輸出文件

QuartusII的編譯器由處理模塊構(gòu)成，負責設計項目的檢錯、綜合、配置以及時序分析。編譯器將設計項目適配到FPGA/CPLD目標器件中，產(chǎn)生多用途的輸出文件如功能和時序信息文件、器件編程目標文件。

時序仿真及波形編輯

設計結(jié)果是否滿足要求，可通過時序仿真來分析。添加引腳節(jié)點，選擇菜單【View】-【Utility Windows】-【Node Finder】命令，在Filter下選擇“Pins：unassigned”，列出引腳端口。設置仿真時間長度和周期，編輯輸入端口信號并啟動時序仿真，分析波形可見，與74LS138功能真值表一致，結(jié)果正確。

通過對Quartus原理圖輸入設計方法的詳細了解，設計者可以更高效地進行電路設計并進行仿真分析，從而確保設計的準確性和穩(wěn)定性。愿本文內(nèi)容能幫助讀者更好地掌握Quartus工具的應用技巧，提升電路設計的效率和質(zhì)量。